專利名稱：對空間和溫度變化的敏感性減少的感測電路和方法
技術(shù)領(lǐng)域：
根據(jù)本公開內(nèi)容的實(shí)施例涉及感測放大器。
背景技術(shù)：
半導(dǎo)體存儲器已經(jīng)變得更普遍用于各種電子器件。例如非易失性半導(dǎo)體存儲器被用在個人導(dǎo)航設(shè)備、蜂窩電話、數(shù)字相機(jī)、個人數(shù)字助理、移動計(jì)算設(shè)備、非移動計(jì)算設(shè)備和其它設(shè)備中。電可擦除可編程只讀存儲器(EEPROM)和閃存屬于最普遍的非易失性半導(dǎo)體存儲器。EEPROM和閃存均利用定位于半導(dǎo)體襯底中的溝道區(qū)上方并且與溝道區(qū)絕緣的浮動?xùn)艠O。浮動?xùn)艠O和溝道區(qū)定位于源極區(qū)與漏極區(qū)之間?？刂茤艠O被設(shè)置于浮動?xùn)艠O之上并且與浮動?xùn)艠O隔離。晶體管的閾值電壓由保留在浮動?xùn)艠O上的電荷量所控制。也就是說，在接通晶體管以在它的源極與邏輯之間允許導(dǎo)通之前必須向控制柵極施加的最少電壓量由浮動?xùn)艠O上的電荷電平控制。一些EEPROM或閃存器件具有稱為NAND配置的如下配置，在該配置中，將存儲器單元分組為多個NAND串，其中各NAND串均與位線關(guān)聯(lián)。當(dāng)對EEPROM或閃存器件如NAND閃存器件進(jìn)行編程時，通常向控制柵極施加編程電壓并將位線接地。向浮動?xùn)艠O中注入來自溝道的電子。當(dāng)電子在浮動?xùn)艠O中累積時，浮動?xùn)艠O變成帶負(fù)電并且存儲器單元的閾值電壓上升，從而存儲器單元處于編程狀態(tài)?？梢杂袃蓚€、四個、八個或甚至十六個不同的編程狀態(tài)，各編程狀態(tài)以不同閾值電壓電平或范圍為特征。希望將針對各狀態(tài)的閾值電壓分布保持為窄，以便避免將一個編程狀態(tài)誤認(rèn)為另一個編程狀態(tài)?？梢栽跇?biāo)題為“Source Side Self Boosting Techniq ue for Non-Volatile Memory” 的美國專利 6，859，397、標(biāo)題為 "Detecting Over Programmed Memory，，的美國專禾丨J 6，917，542 禾口標(biāo)題為"Programming Non-Volatile Memory"的美國專利6，888，758中找到關(guān)于編程的更多信息，所列出的三項(xiàng)專利都通過引用整體結(jié)合于此?？梢园凑枕憫?yīng)于向存儲器元件的柵極施加的讀電壓而流過存儲器元件的電流量來感測存儲器元件的編程狀態(tài)。如果讀電壓高于閾值電壓，則存儲器單元將接通并且導(dǎo)通有效電流。存儲器單元的感測可以由稱為感測放大器(S/A)的電路進(jìn)行。S/A的功能在于感測存儲器單元的閾值電壓(通過電壓感測或電流感測)。作為例子，S/A確定存儲器單元是否導(dǎo)通比特定“分界電流”更大的電流。如果是，則存儲器單元響應(yīng)于讀電壓而接通，因此意味著閾值電壓在讀電壓以下。存儲器陣列可以具有數(shù)以千計(jì)或甚至數(shù)以萬計(jì)的感測放大器。然而由于在感測放大器之間的物理差異，所以它們的感測電平將略有差異。在不同S/A之間的感測電平變化使得難以實(shí)現(xiàn)針對各種編程狀態(tài)的窄電壓分布。此外，S/A中的感測元件(例如晶體管)的特性也是溫度的函數(shù)。通常必須施加某一形式的溫度補(bǔ)償。通常在全局基礎(chǔ)上施加溫度補(bǔ)償。然而可能有未考慮的某一局部溫度變化。這一局部溫度變化也可能導(dǎo)致比如針對各種編程狀態(tài)的電壓分布寬這樣的問題。
注意前文所討論的僅是在S/A之間的變化可能導(dǎo)致問題的一個例子。因此將理解這些S/A問題并不限于存儲器陣列。

發(fā)明內(nèi)容
公開一種減少或消除S/A的感測元件中的局部變化(空間和溫度)的感測電路和方法。在一個實(shí)施例中，S/A中的感測晶體管用來對感測電容器既充電又感測。這一技術(shù)可以減少或消除由于在感測放大器之間的變化所致的問題。一個實(shí)施例是一種包括感測器件和耦合到感測器件的感測晶體管的感測電路。耦合到感測晶體管和感測器件的第一開關(guān)使感測器件被充電至第一電壓，該第一電壓為感測晶體管的閾值電壓的函數(shù)。一個或多個第二開關(guān)將感測器件耦合到目標(biāo)元件以修改感測器件上的第一電壓并且在向感測晶體管施加修改后的第一電壓的感測階段期間將目標(biāo)元件與感測器件去耦合。基于感測晶體管是否響應(yīng)于向感測晶體管施加修改后的第一電壓而接通來確定目標(biāo)元件的狀況。一個實(shí)施例是一種包括非易失性存儲元件和感測放大器的存儲器陣列。成組非易失性存儲元件與位線關(guān)聯(lián)。感測放大器感測位線的狀況。單個感測放大器包括感測器件和耦合到感測器件的感測晶體管。耦合到感測晶體管和感測器件的第一開關(guān)使感測器件被充電至第一電壓，該第一電壓為感測晶體管的閾值電壓的函數(shù)。一個或多個第二開關(guān)將感測器件耦合到目標(biāo)元件以修改感測器件上的第一電壓并且在向感測晶體管施加修改后的第一電壓的感測階段期間將位線與感測器件去耦合。基于感測晶體管是否響應(yīng)于向感測晶體管施加修改后的第一電壓而接通來確定位線的狀況。一個實(shí)施例是一種感測方法。該方法包括將感測器件充電至第一電壓，該第一電壓為感測晶體管的閾值電壓的函數(shù)；將感測器件耦合到目標(biāo)元件以修改感測器件上的第一電壓；向感測晶體管施加修改后的第一電壓；并且基于感測晶體管是否響應(yīng)于向感測晶體管施加第二電壓而接通來確定目標(biāo)元件的狀況。


圖1是電壓調(diào)節(jié)器的一個實(shí)施例的框圖。圖2是圖1的電壓調(diào)節(jié)器的一個實(shí)施例的電路圖。圖3是向圖2的電壓調(diào)節(jié)器輸入的信號的一個實(shí)施例的時序圖。圖4A是NAND串的俯視圖。圖4B是NAND串的等效電路圖。圖4C是非易失性存儲器系統(tǒng)的框圖。圖4D是示出存儲器陣列的一個實(shí)施例的框圖。圖4E是示出感測塊的一個實(shí)施例的框圖。
具體實(shí)施例方式圖1是連接到目標(biāo)元件10的感測模塊480的一個實(shí)施例的框圖。一般而言，感測模塊480包含調(diào)控電路102、感測器件104、感測電路106和鎖存器108。感測模塊480的基本操作如下。感測電路106基于電壓VDD_CHG形成感測器件104上的信號。例如，感測電路106用來將感測器件104充電至某一電壓電平。在一個實(shí)施例中，感測器件104被實(shí)施為電容器。在感測器件104上形成信號的同時，目標(biāo)元件10可以由調(diào)控電路102預(yù)調(diào)控。在一個實(shí)施例中，目標(biāo)元件10是閃存陣列形式的存儲器單元，而調(diào)控電路102為位線預(yù)充電電路。在該例中，位線預(yù)充電電路將位線充電至預(yù)定電壓。然后，感測器件104連接到目標(biāo)元件10，這使感測器件104上的信號改變。在一個實(shí)施例中，在這里稱為“積分時間”的時間段內(nèi)感測器件104連接到目標(biāo)元件10。如果目標(biāo)元件10為存儲器單元，則與存儲器單元關(guān)聯(lián)的位線的導(dǎo)通電流將依賴于存儲器單元的編程狀態(tài)。這里在下文中討論位線的感測狀況的更多細(xì)節(jié)。導(dǎo)通電流(I。。nd)按照基于下式的速率對感測器件104放電Icond = Cdv/dt 式 1在上式中，C為感測器件104的電容，dv為在感測器件104兩端的電壓的改變，dt 為積分時間，而I。。nd*來自目標(biāo)元件10的電流。在積分時間結(jié)束之后，感測器件104連接到感測電路106，感測電路106感測該感測器件104上的信號。具體而言，感測電路106確定感測器件104上的信號是在某個電平以上還是以下。作為具體例子，感測電路106具有如下感測晶體管，該感測晶體管響應(yīng)于從感測器件104向感測晶體管的柵極施加電壓而接通或不接通。感測電路106連接到鎖存器108，該鎖存器基于感測電路106感測到的狀況來存儲值。作為具體例子，鎖存器108基于感測電路106中的感測晶體管是否接通而具有第一狀態(tài)或第二狀態(tài)。如果感測到晶體管接通，則知道來自目標(biāo)元件10的電流高于“分界電流”。如果感測到晶體管未接通，則知道來自目標(biāo)元件10的電流在分界電流以下。通過變更感測器件 104的放電時間段，可以改變分界電流的量值。例如，更短積分時間等同更高分界電流(參見式1)感測電路106包含在感測器件104已經(jīng)耦合到目標(biāo)元件10之后既在將感測器件 104充電至某個電壓時又在確定感測器件104上的電壓時所涉及到的一個或多個感測晶體管。由于相同晶體管既用于對感測器件104充電又用于感測感測器件104，所以感測晶體管的閾值電壓的可變性并非一個因素。這可以減少或消除由于在感測放大器之間的物理變化以及局部溫度變化所致的問題。圖2是連接到位線36和存儲器單元10的感測模塊480的一個實(shí)施例的電路圖。 感測模塊480經(jīng)由耦合的位線36感測存儲器單元10的導(dǎo)通電流。感測模塊480包括預(yù)充電電路102、感測器件104、感測電路106和鎖存器108。圖2的電路是圖1的感測模塊480 的一種實(shí)施方式。預(yù)充電電路102是圖1的調(diào)控電路102的一種實(shí)施方式。在集成電路環(huán)境中，感測器件104可以電容器，該電容器通常用晶體管來實(shí)施。因此感測器件104在圖2 中示出為電容器。感測電路104具有預(yù)定電容，例如30fF，可以針對最優(yōu)電流確定來選擇該預(yù)定電容。當(dāng)預(yù)充電電路102被使能時，它使位線電壓變成適合于感測的預(yù)定漏極電壓。同時針對所考慮的給定存儲器狀態(tài)將存儲器單元10的控制柵極設(shè)置到預(yù)定閾值電壓。這可以根據(jù)存儲器單元的閾值電壓來使有效源極-漏極導(dǎo)通電流在存儲器單元10中流動?？梢詮鸟詈系奈痪€36感測導(dǎo)通電流。假設(shè)在存儲器單元10的源極與漏極之間存在標(biāo)稱電壓差，導(dǎo)通電流的量值是向存儲器單元10中編程的電荷和向柵極施加的讀電壓的函數(shù)。感測電路106具有連接到感測器件104的PMOS感測晶體管觀7。具體而言，ρ溝道感測晶體管觀7的源極連接到VDD_CHG而柵極連接到感測器件104。切換晶體管觀8響應(yīng)于信號HLL將柵極連接到感測晶體管287的漏極。在效果上，感測晶體管287變成連接二極管的晶體管，這造成將感測器件104預(yù)充電至VDD_CHG-(Vtpsen+Vqvx)。電壓Vtpsen為感測晶體管觀7的閾值電壓，而電壓Vwx為感測晶體管觀7的過驅(qū)動電壓?？梢栽谂c位線36被預(yù)充電的相同時間區(qū)間期間對感測器件104預(yù)充電。在感測器件104與預(yù)充電電路102之間的晶體管289在預(yù)充電區(qū)間期間關(guān)斷，從而感測器件104與預(yù)充電電路102斷開連接。因此預(yù)充電電路102和位線36在預(yù)充電階段期間均不影響感測器件104。在預(yù)充電階段結(jié)束之后，感測器件104連接到位線36以使得能夠感測存儲器單元 10的編程狀態(tài)。晶體管288關(guān)斷以中斷將感測器件104充電至在感測晶體管觀7的源極的電壓。另外，預(yù)充電電路102中的晶體管289接通以將感測器件104連接到預(yù)充電電路 102。這時，晶體管291、293和282也接通而晶體管295關(guān)斷，從而感測器件104連接到位線36。感測晶體管287適于作為電流電平的鑒別器或比較器。它確定傳導(dǎo)電流是高于還是低于給定的分界電流值^iemakP基于電流電平的確定將鎖存器108設(shè)置成某個狀態(tài)。具體而言，在晶體管211與212之間的節(jié)點(diǎn)連接到鎖存器108中的標(biāo)為“INV”的節(jié)點(diǎn)。信號 STB是用來接通晶體管211以使得值被存儲于鎖存器108中的選通信號。鎖存器108中的節(jié)點(diǎn)INV(以及鎖存器108中的節(jié)點(diǎn)LAT)處的值依賴于感測晶體管287在選通信號STB確立時是否導(dǎo)通。具體而言，如果感測晶體管287在選通信號STB期間導(dǎo)通則拉高節(jié)點(diǎn)INV， 而如果感測晶體管287關(guān)斷則拉低節(jié)點(diǎn)INV。感測模塊480為多次通行感測模塊(multi-pass sense module) 0也就是說，感測模塊480被設(shè)計(jì)成在多次通行中感測存儲器單元10的編程狀態(tài)。注意，對于存儲器陣列中的每條位線36都可以有一個感測模塊480。各感測模塊480可以用來在各位線36上感測所選存儲器單元10的編程狀態(tài)。因此數(shù)以千計(jì)(或甚至數(shù)以萬計(jì))的感測模塊480可以同時工作。這意味著數(shù)目很大的位線36可以同時導(dǎo)通電流，這可以引起“源極線偏置”。 源極線偏置歸因于位線導(dǎo)通電流行進(jìn)經(jīng)過連接到位線36的共用源極線的非零電阻。一種用于使源極線偏置的影響最小化的技術(shù)是關(guān)斷存儲器單元10的具有最大導(dǎo)通電流的位線36而又存儲對它們具有強(qiáng)導(dǎo)通電流的指示。然后進(jìn)行第二次通行以感測位線未關(guān)斷的那些存儲器單元的編程狀態(tài)。第二次感測可以使用比第一積分時間更長的積分時間，從而分界電流更小。在圖2的電路中，在應(yīng)用多次通行感測的一個實(shí)施例中向晶體管291施加信號LAT 而向晶體管295施加信號INV。如果信號INV為高，則這將把連接的位線36拉低至接地電壓。這將無論控制柵極電壓如何都阻止存儲器單元10中的導(dǎo)通電流流動，這是因?yàn)樵谒脑礃O與漏極之間將無電壓差。如果信號LAT為低，則這將無論向預(yù)充電電路102中的晶體管施加的其余信號的狀態(tài)如何都將位線36與感測器件104斷開連接。注意，并未要求感測模塊480為多次通行感測模塊。感測模塊480的一個特征在于，結(jié)合了在感測期間向位線36施加恒定電壓供給，以便避免位線到位線的耦合。避免這樣的耦合允許將偶數(shù)和奇數(shù)位線一起感測，這稱為全位線(ABL)感測。也就是說，由于避免在位線之間的耦合，所以可以同時感測偶數(shù)和奇數(shù)位線。向位線36的恒定電壓供給由位線電壓鉗位晶體管293實(shí)施。位線電壓鉗位晶體管293 如同二極管鉗位器一樣操作，其中晶體管293與位線36串聯(lián)。晶體管四3的的柵極偏置成與在它的閾值電壓Vt以上的所需位線電壓V皿相等的恒定電壓BLC。以這一方式，晶體管 293將位線36與感測器件104隔離并且設(shè)置用于位線36的恒定電壓電平，比如希望的V皿 =0. 5至0. 7伏。一般而言，將位線電壓電平設(shè)置成一電平，使得該電平低到足以避免長的預(yù)充電時間而又高到足以避免接地噪聲和其它因素。注意，并未要求感測模塊480具有用于向位線36提供恒定電壓供給的晶體管93。在一個實(shí)施例中，對一組奇數(shù)位線或一組偶數(shù)位線進(jìn)行感測，而不是一起感測所有位線。源極線偏置、多次通行感測和ABL感測的更多細(xì)節(jié)美國專利7. 196，931中討論，通過引用結(jié)合于此以用于所有目的。在一個實(shí)施例中，將有一頁存儲器單元由對應(yīng)數(shù)目的感測模塊480操作。頁面控制器(圖2中未示出)向各感測模塊480供應(yīng)控制和時序信號。在一個實(shí)施例中，頁面控制器實(shí)施為圖4C中所示控制電路520中的狀態(tài)機(jī)522的部分。在另一實(shí)施例中，頁面控制器為讀/寫電路530的部分。頁面控制器通過預(yù)定次數(shù)的通行(j = 1至N)循環(huán)各多次通行感測模塊480。頁面控制也可以通過控制積分時間來為各次通行規(guī)定預(yù)定分界電流值。已經(jīng)標(biāo)注圖2中的各種節(jié)點(diǎn)以表明向該節(jié)點(diǎn)施加的信號。注意在圖2中應(yīng)用兩個不同供給電壓。第一電壓為VDD_SA。另一電壓為VDD_CHG。使用VDD_SA作為用于預(yù)充電電路102和鎖存器108的上限(upper rail)。值得注意的是，使用VDD_CHG作為用于感測電路106的上限。VDD_SA為恒定電壓。然而VDD_CHG如圖3的時序圖中所示變化。具體而言，VDD_CHG在感測器件104充電的同時等于VDD_SA+VTQ。然而當(dāng)感測器件104由感測晶體管mi感測時，VDD_CHG等于VDD_SA。注意，感測器件104可以只被充電至VDD_SA減去感測晶體管觀7的閾值電壓與過驅(qū)動電壓之和。然而，可以希望將感測器件104充電至約VDD_SA。因此電壓Vto可以近似等于感測晶體管觀7的閾值電壓。電壓Vto可以略大于閾值電壓以考慮到過驅(qū)動電壓。然而注意，過驅(qū)動電壓僅可以是閾值電壓的小部分。注意， Vto的確切值無關(guān)緊要。換而言之，并未要求感測器件104確切充電至VDD_SA。將參照圖2和圖3(A)_3(I)的時序圖描述感測模塊480的操作和時序。圖 3 (A)-3 (I)分成階段(1)-(6)。階段(1)起初向感測電路106中的晶體管212和向鎖存器108中的晶體管213施加重置信號(圖3(A))。這將鎖存器108的狀態(tài)重置為已知狀態(tài)。具體而言，將節(jié)點(diǎn)LAT重置為“高” 而將節(jié)點(diǎn)INV重置為“低”。具體而言，將晶體管212拉成接地，這將把信號INV拉成低。同時，將晶體管213拉成VDD_CHG，這將互補(bǔ)信號LAT升至高。階段O)階段2使用預(yù)充電電路102對位線預(yù)充電而使用感測電路106對感測器件104預(yù)充電。預(yù)充電電路102經(jīng)由使能信號BLS(圖3(B))連接到位線36。電壓鉗位晶體管四3 由BLC(圖3(C))使能。這時，晶體管215由信號BLX(圖3(D))接通。另外，晶體管四1由于LAT(圖3(H))由于重置信號被設(shè)置成高而接通，并且晶體管四5由于INV(圖3(H))被設(shè)置成低而關(guān)斷。因而基于電壓VDD_DA對位線36充電。在一個實(shí)施例中，預(yù)充電電路102 對位線36預(yù)充電預(yù)定時間段。這將使位線36達(dá)到用于感測其中的導(dǎo)通電流的最佳電壓。 將朝著如位線電壓鉗位器293設(shè)置的所需位線電壓上拉位線36。上拉速率將依賴于位線 36中的導(dǎo)通電流。導(dǎo)通電流越小，上拉越快。也在預(yù)充電期間對感測器件104充電。然而用與位線36的充電不同的電路元件進(jìn)行感測器件104的充電。具體而言，感測電路106中的元件用來對感測器件104充電，這有別于預(yù)充電電路102中的元件。感測電路106中的晶體管觀8由信號HLL(圖3(E))接通，這使電壓形成于感測器件104上。因而將感測器件104充電至以下電壓VDD_SA+VT0-(Vthx+Vovx)式 2在式2中，Vthx為感測晶體管mi的閾值電壓，而v。vx為感測晶體管mi的過驅(qū)動電壓。如先前討論的那樣，VDD_SA+VTQ為在感測晶體管觀7的源極施加的充電電壓。注意， 過驅(qū)動電壓將比閾值電壓小得多。另外，隨著從一個感測晶體管到下一個感測晶體管，Vovx 的變動將比閾值電壓變動少得多。注意，并未要求將感測器件104預(yù)充電與位線36相同的預(yù)充電時間段。階段(3)階段3為其中使信號HLL(用于對感測器件104預(yù)充電)下降(圖3(D1))的恢復(fù)階段(圖3(D1))。階段階段4為感測階段。在感測階段期間，感測器件104連接到位線36以將感測器件 104放電預(yù)定時間段(積分時段)。晶體管觀9由信號XLL(圖3(F))接通以將位線36連接到感測器件104。信號XXL活躍的時間長度限定了積分時段。注意，這時將感測器件104 上的電壓施加到感測晶體管觀7的柵極。然而，尚未測試感測晶體管觀7的狀況(它是否導(dǎo)通)。在感測器件104已經(jīng)由導(dǎo)通電流I·放電了積分時段Tsen之后，感測器件104上的電壓Vsen由式3給定，其中Csen為感測器件104的電容。Vsen = VDD_SA+VT0- (Vthx+Vovx) —I⑶NDTSEN/CSEN 式 3在階段4期間，充電電壓VDD_CHG朝著VDD_SA降低(圖3 (Gl))。充電電壓VDD_ CHG在積分時段期間可以達(dá)到或不達(dá)到VDD_SA。階段(5)階段5為用于允許充電電壓VDD_CHG調(diào)穩(wěn)降至VDD_SA的可選恢復(fù)時段。如果VDD_ CHG可以在積分時段(階段4)內(nèi)調(diào)穩(wěn)降至量值等于VDD_SA，則無需這一恢復(fù)階段。階段(6)在階段6期間感測晶體管287的狀況被測試并被鎖存在鎖存器108中。感測電路 106包括兩個串聯(lián)ρ晶體管287和211，這些晶體管適于作為用于如下節(jié)點(diǎn)的上拉，該節(jié)點(diǎn)寄存信號INV。ρ晶體管211由變低的讀選通信號STB使能。感測器件104上的電壓Vsen確定感測晶體管觀7的柵極到源極電壓將是什么(注意這兩個電壓不相同)。因此電壓Vsen確定感測晶體管287是否將接通。對于其中感測晶體管287確實(shí)接通的情況，以下關(guān)系成立
VDD_SA-Vsen > Vthx 式 4式4簡單地表明感測晶體管287接通的狀況?；仡櫝潆婋妷篤DD_CHG截至這時已經(jīng)減少至VDD_SA。式4意味著下式(Vthx+Vovx) +IcellTSEN/CSEN-VTO > Vthx 式 5組合式3和4得到式5的關(guān)系。注意可以從式5去除感測晶體管287的閾值電壓， 該式改寫如下。ICELLTSEN/CSEN > (Vovx-V10)式 6現(xiàn)在可以按照將使感測晶體管觀7導(dǎo)通的單元導(dǎo)通電流(也可以稱為分界電流
Idemarc)改與式 6。Idemarc > (Vovx-Vto) CSEN/TSEN 式 7因此分界電流Idemakc并非感測晶體管287的閾值電壓Vthx的函數(shù)。過驅(qū)動電壓V。vx 小并且隨著從一個感測晶體管到下一個感測晶體管而具有很小變化。另外抵消可能原本由于Vthx所致的溫度變化，這是因?yàn)楦袦y完全獨(dú)立于vtta。感測電路106的輸出在階段6中由鎖存電路108鎖存。鎖存電路108形成為由晶體管213、231、225和233與晶體管235和237 —起形成為設(shè)置/重置鎖存器。ρ晶體管213 由信號RST控制，而η晶體管225由信號STB控制。如先前討論的那樣，晶體管211由選通信號STB(圖3 (Hl))接通，并且同時晶體管225由補(bǔ)碼(compliment) STOn接通。在感測晶體管287在這一階段中確實(shí)接通的情況下，然后在鎖存信號STB選通低時，輸出信號INV將拉高并且將由鎖存器108鎖存(圖3(11))。另一方面，感測晶體管287在這一階段中不接通，鎖存器108將保持不變，在該情況下INV保持低(圖3 (12))。在另一實(shí)施例中，基于與位線36的電荷共享對感測電容器104放電而不是使用位線36的導(dǎo)通電流I·對感測電容器104放電。例如將位線36充電至預(yù)定電壓，比如0. 7V。 然后向存儲器單元10的柵極施加讀電壓而向與位線36關(guān)聯(lián)的其它儲存器單元的柵極施加讀通行電壓。如果存儲器單元10的閾值電壓在讀電壓以下，則存儲器單元10將接通。讀通行電壓無論其余存儲器單元的閾值電壓如何都將使這些其余存儲器單元導(dǎo)通。如果存儲器單元10接通，則導(dǎo)通電流Iotto將為大并且位線36將充電至更小電壓， 例如0.3V。如果存儲器單元10未接通，則位線電壓將保持在約0.7V。因此在位線36上建立相對高或相對低的電壓。然而，當(dāng)在位線36上建立這一電壓時，感測電容器104不連接到位線36。在已經(jīng)在位線36上建立電壓之后，向晶體管282的柵極施加如下電壓，如果位線 36處于低電壓，則該電壓將接通晶體管觀2，而如果位線36處于更高電壓，則該電壓不會接通晶體管觀2。例如，向晶體管282的柵極施加約0. 4V的電壓加上晶體管282的閾值電壓。 如果晶體管282接通，則在感測電容器104與位線36之間出現(xiàn)電荷共享，這將有效降低感測電容器104上的電壓。如果晶體管282不接通，則不會影響感測電容器104上的電壓。在一個實(shí)施例中，在使用NAND結(jié)構(gòu)的閃存系統(tǒng)內(nèi)使用感測模塊感測模塊480。 NAND結(jié)構(gòu)包括布置在兩個選擇柵極之間夾入的、串聯(lián)的多個晶體管。這些串聯(lián)的晶體管和所選柵極稱為NAND串。圖4A是示出了一個NAND串的俯視圖。圖4B為該NAND串的等效電路。圖4A和4B中所示NAND串包括在第一(或漏極側(cè))選擇柵極420與第二(或源極側(cè))選擇柵極422之間夾入的四個串聯(lián)晶體管400、402、404和406。選擇柵極420經(jīng)由位線接觸4 將NAND串連接到位線。選擇柵極422將NAND串連接到源極線428。通過向選擇線SGD施加適當(dāng)電壓來控制選擇柵極420。通過向選擇線SGS施加適當(dāng)電壓來控制選擇柵極422。各晶體管400、402、404和406具有控制柵極和浮動?xùn)艠O。例如晶體管400具有控制柵極400CG和浮動?xùn)艠O400TO。晶體管402具有控制柵極402CG和浮動?xùn)艠O402TO。晶體管404具有控制柵極404CG和浮動?xùn)艠O404TO。晶體管406具有控制柵極406CG和浮動?xùn)艠O406TO?？刂茤艠O400CG連接到字線札3，控制柵極402CG連接到字線札2，控制柵極 404CG連接到字線札1，而控制柵極406CG連接到字線Wi)。注意雖然圖4A和4B示出了 NADN串中的四個存儲器單元，但是四個晶體管的使用僅作為例子提供。NAND串可以具有少于四個存儲器單元或多于四個存儲器單元。例如一些 NAND串將包括八個存儲器單元、16個存儲器單元、32個存儲器單元、64個存儲器單元、1 個存儲器單元等。這里的討論并不限于NAND串中的任何具體數(shù)目的存儲器單元。一種用于使用NAND結(jié)構(gòu)的閃存系統(tǒng)的典型架構(gòu)將包括若干NAND串。各NAND串連接到源極線而它的源極選擇柵極由選擇線SGS控制并且連接到它的關(guān)聯(lián)位線而它的漏極選擇柵極由選擇線SGD控制。各位線和經(jīng)由位線接觸連接到該位線的相應(yīng)NAND串包括存儲器單元陣列的列。與多個NAND串共享位線。通常，位線在與字線垂直的方向上在NAND 串上面伸展并且連接到一個或多個感測放大器。各存儲器單元可以存儲數(shù)據(jù)(模擬或數(shù)字)。當(dāng)存儲一位數(shù)字?jǐn)?shù)據(jù)時，存儲器單元的可能閾值電壓范圍被分為分配有邏輯數(shù)據(jù)“1”和“0”的兩個范圍。在NAND型閃存的一個例子中，閾值電壓在存儲器單元被擦除之后為負(fù)并且定義為邏輯“1”。閾值電壓在編程之后為正并且定義為邏輯“0”。當(dāng)閾值電壓為負(fù)時并且通過向控制柵極施加0伏來嘗試讀取時，存儲器單元將接通以表明邏輯一被存儲。當(dāng)閾值電壓為正并且通過向控制柵極施加 0伏來嘗試讀操作時，存儲器單元不會接通，這表明邏輯零被存儲。在存儲多個電平的數(shù)據(jù)的情況下，可能閾值電壓的范圍被分成多個數(shù)據(jù)電平。例如，如果存儲四個電平的數(shù)據(jù)(兩位數(shù)據(jù))，則將有向數(shù)據(jù)值“11”、“10”、“01”和“00”分配的四個閾值電壓范圍。在NAND型存儲器的一個例子中，在擦除操作之后的閾值電壓為負(fù)并且定義為“11”。正閾值電壓用于數(shù)據(jù)狀態(tài)“10”、“01”和“00”。如果存儲八個電平的信息(或狀態(tài))(例如用于三位數(shù)據(jù))，則將有向數(shù)據(jù)值“000”、“001”、“010”、“011”、“100”、 “ 101”、“ 110”和“ 111，，分配的八個閾值電壓范圍。在編程到儲存器單元中的數(shù)據(jù)與單元的閾值電壓電平之間的具體關(guān)系依賴于為單元采用的數(shù)據(jù)編碼方案。例如，均通過整體引用結(jié)合于此的第6，222，762號美國專利和公開號為2004/0255090的美國專利申請描述了用于多狀態(tài)閃存單元的各種數(shù)據(jù)編碼方案。在一個實(shí)施例中，使用葛萊碼分配向閾值電壓范圍分配數(shù)據(jù)值，從而如果浮動?xùn)艠O的閾值電壓錯誤地移向它的鄰近物理狀態(tài)，則將影響僅一位。在一些實(shí)施例中，可以針對不同字線改變數(shù)據(jù)編碼方案，數(shù)據(jù)編碼方案可以隨時間改變，或?yàn)榱穗S機(jī)字線可以反轉(zhuǎn)或以別的方式使數(shù)據(jù)位隨機(jī)化以減少數(shù)據(jù)模式靈敏度并且甚至減少對存儲器單元的磨損。在通過引用結(jié)合于此的以下美國專利/專利申請中提供NAND型閃存的相關(guān)例子及其操作第5，570，315號美國專利；第5，774，397號美國專利；第6，046，935號美國專利； 第6，456，528號美國專利；和公開號為US2003/0002348的美國專利。這里的討論除了 NAND 之外也可以適用于其它閃存類型以及其它類型的非易失性存儲器。
除了 NAND閃存之外也可以使用其它類型的非易失性存儲設(shè)備。例如，所謂TANOS 結(jié)構(gòu)(由硅襯底上的TaN-Al2O3-SiN-SW2堆疊層構(gòu)成)(這基本上為使用電荷在氮化物層中的俘獲(而不是浮動?xùn)艠O)的存儲器單元)也可以與本發(fā)明一起使用。在快速EEPROM 系統(tǒng)中有用的另一類存儲器單元利用非傳導(dǎo)電介質(zhì)材料而不是傳導(dǎo)浮動?xùn)艠O來以非易失性方式存儲電荷。在 Chan 等人的文章“A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device" (IEEE Electron Device Letters, Vol.EDL-8, No. 3, March 1987, PP. 93-95)中描述了這樣的單元。由氧化硅、氮化硅和氧化硅形成的三層電介質(zhì)(“0N0”) 夾入于傳導(dǎo)控制柵極與存儲器單元溝道上方的半傳導(dǎo)襯底表面之間。通過從單元溝道向氮化物中注入電子來對單元編程，其中在氮化物俘獲電子并且在有限區(qū)域中存儲電子。這一存儲電荷然后以可檢測的方式改變單元的溝道的一部分的閾值電壓。通過向氮化物中注入熱空穴來擦除存儲器單元。也參見Nozaki等人的“A I-Mb EEPROM with M0N0S Memory Cell for Semiconductor Disk Application"(IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991，pp，497-501)，該文章描述了按照拆分柵極配置的類似存儲器單元，其中摻雜多晶硅柵極在存儲器單元溝道的一部分上延伸以形成單獨(dú)選擇晶體管。前兩篇文章通過整體引用結(jié)合于此。在通過引用結(jié)合于此、William D.Brown和Joe Ε. Brewer 編輯的 “Nonvolatile Semiconductor Memory Technology”(IEEE Press, 1998)的第 1. 2 節(jié)中提到的編程技術(shù)也在該節(jié)中描述為可適用于電介質(zhì)電荷俘獲器件。也可以使用其它類型的存儲器器件。圖4C圖示了可以包括一個或多個存儲器管芯或芯片512的非易失性存儲器件 510。存儲器管芯512包括存儲器單元陣列(二維或三維)500、控制電路520以及讀/寫電路530A和530B。在一個實(shí)施例中，在陣列的相反側(cè)上以對稱方式實(shí)施各種外圍電路對存儲器陣列500的訪問，從而各側(cè)上的訪問線和電路的密度減半。讀/寫電路530A和530B包括允許對一頁存儲器單元被并行讀取或編程的多個感測塊300。存儲器陣列500經(jīng)由行解碼器MOA和MOB通過字線而經(jīng)由解碼器M2A和M2B通過位線可尋址。在一個典型實(shí)施例中，控制器544被包括在與一個或多個存儲器管芯512相同的存儲器設(shè)備510 (例如可拆卸存儲卡或封裝)中。經(jīng)由線532在主機(jī)與控制器544之間傳送命令和數(shù)據(jù)而經(jīng)由線534 在控制器與一個或多個存儲器管芯512之間傳送命令和數(shù)據(jù)。一種實(shí)施方式可以包括多個芯片512ο控制電路520與讀/寫電路530Α和530Β配合以對存儲器陣列500進(jìn)行存儲器操作?？刂齐娐?20包括狀態(tài)機(jī)522、片上地址解碼器5Μ和功率控制模塊526。狀態(tài)機(jī)522 提供存儲器操作的芯片級控制。片上地址解碼器5Μ提供用于在主機(jī)或存儲器控制器所使用的地址到解碼器Μ0Α、540Β、Μ2Α和Μ2Β所使用的硬件地址之間轉(zhuǎn)換的地址接口。功率控制模塊5 控制在存儲器操作期間向字線和位線供應(yīng)的功率和電壓。在一個實(shí)施例中， 功率控制模塊5 包括可以產(chǎn)生比供給電壓更大的一個或多個電荷泵。在一個實(shí)施例中，控制電路520、功率控制電路526、解碼器電路524、狀態(tài)機(jī)電路 522、解碼器電路M2A、解碼器電路542B、解碼器電路Μ0Α、解碼器電路540B、讀/寫電路 530A、讀/寫電路530B和/或控制器544中的一個電路或任何組合可以稱為一個或多個管理電路。圖4D示出了存儲器單元陣列500的示例結(jié)構(gòu)。在一個實(shí)施例中，存儲器單元陣列分成M塊存儲器單元。如對于快速EEPROM系統(tǒng)而言常見的那樣，塊為擦除單位。也就是說， 各塊包含一起擦除的最少數(shù)目的存儲器單元。各塊通常分成多頁。頁為編程單位。一頁或多頁數(shù)據(jù)通常被存儲于一行存儲器單元中。頁可以存儲一個或多個扇區(qū)。扇區(qū)包括用戶數(shù)據(jù)和開銷數(shù)據(jù)。開銷數(shù)據(jù)通常包括根據(jù)扇區(qū)的用戶數(shù)據(jù)計(jì)算出的糾錯碼(ECC)?？刂破鞯囊徊糠?下文描述)在數(shù)據(jù)被編程到陣列中時計(jì)算ECC，并且還在數(shù)據(jù)被從陣列讀取時校驗(yàn)該ECC。取而代之，ECC和/或其它開銷數(shù)據(jù)被存儲于與它們所涉及的用戶數(shù)據(jù)不同的頁面或甚至不同塊中。用戶數(shù)據(jù)扇區(qū)通常為512字節(jié)(對應(yīng)于磁盤驅(qū)動中的扇區(qū)大小)。大量頁面形成塊，例如數(shù)目在8頁上至32、64、1觀或更多頁。也可以使用大小不同的塊和布置。在另一實(shí)施例中，位線分成奇數(shù)位線和偶數(shù)位線。在奇數(shù)/偶數(shù)位線架構(gòu)中，一次對沿著共用字線并且連接到奇數(shù)位線的存儲器單元編程，而另一次對沿著共用字線并且連接到偶數(shù)位線的存儲器單元編程。圖4D示出了存儲器陣列500的塊i的更多細(xì)節(jié)。塊i包括X+1條位線和X+1個 NAND串。塊i也包括64條數(shù)據(jù)字線(WL0-WL63)、2條虛字線(WL_dO和WL_dl)、漏極側(cè)選擇線(SGD)和源極側(cè)選擇線(SGS)。各NAND串的一個端子經(jīng)由漏極選擇柵極(連接到選擇線S⑶)連接到對應(yīng)位線，而另一端子經(jīng)由源極選擇柵極(連接到選擇線SGQ連接到源極線。由于有六十四條數(shù)據(jù)字線和兩條虛字線，所以各NAND串包括六十四個數(shù)據(jù)存儲區(qū)單元和兩個虛存儲器單元。在其它實(shí)施例中，NAND串可以具有多于或少于64個數(shù)據(jù)存儲區(qū)單元和兩個虛存儲器單元。數(shù)據(jù)存儲區(qū)單元可以存儲用戶或系統(tǒng)數(shù)據(jù)。虛存儲器單元通常不用于存儲用戶或系統(tǒng)數(shù)據(jù)。一些實(shí)施例未包括虛存儲器單元。圖4E是分成稱為感測模塊480的核部分和共用部分490的單個感測塊300的框圖。在一個實(shí)施例中，將有用于各位線的單獨(dú)感測模塊480和用于一組多個感測模塊480的一個共用部分490。在一個例子中，感測塊將包括一個共用部分490和八個感測模塊480。 組中的各感測模塊將經(jīng)由數(shù)據(jù)總線472與關(guān)聯(lián)共用部分通信。關(guān)于更多細(xì)節(jié)，參照通過整體引用結(jié)合于此的公開號為2006/0140007的美國專利申請。感測模塊480包括感測電路470，該電路確定連接的位線中的導(dǎo)通電流是在預(yù)定閾值電平以上還是以下。在一些實(shí)施例中，感測模塊480包括常稱為感測放大器的電路。感測模塊480也包括位線鎖存器482，該鎖存器用來設(shè)置連接的位線上的電壓狀況。例如鎖存于位線鎖存器482中的預(yù)定狀態(tài)將造成所連接的位線被拉至指定編程禁止的狀態(tài)(例如 Vdd)。 共用部分490包括處理器492、一組數(shù)據(jù)鎖存器494和在該組數(shù)據(jù)鎖存器494與數(shù)據(jù)總線420之間耦合的I/O接口 496。處理器492進(jìn)行計(jì)算。例如處理器492的功能之一在于確定感測的存儲器單元中存儲的數(shù)據(jù)并且在該組數(shù)據(jù)鎖存器中存儲確定的數(shù)據(jù)。該組數(shù)據(jù)鎖存器492用來存儲處理器492在讀操作期間確定的數(shù)據(jù)位。它也用來存儲數(shù)據(jù)總線 420在編程操作期間導(dǎo)入的數(shù)據(jù)位。導(dǎo)入的數(shù)據(jù)位代表將要編程到存儲器中的寫數(shù)據(jù)。I/ 0接口 496提供在數(shù)據(jù)鎖存器494與數(shù)據(jù)總線420之間的接口。 在讀或感測期間，系統(tǒng)的操作是在狀態(tài)機(jī)522的控制之下，該狀態(tài)機(jī)控制向?qū)ぶ返膯卧?yīng)不同控制柵極電壓。在它逐步遍歷與存儲器支持的各種存儲器狀態(tài)對應(yīng)的各種預(yù)定義控制柵極電壓時，感測模塊480可以解扣(trip at)這些電壓之一，并且可以經(jīng)由 472從感測模塊480向處理器492提供輸出。在這一點(diǎn)，處理器492通過考慮感測模塊的解扣事件和關(guān)于經(jīng)由輸入線493從狀態(tài)機(jī)施加的控制柵極電壓的信息來確定所得存儲器狀態(tài)。它然后為存儲器狀態(tài)計(jì)算二進(jìn)制編碼并且將所得數(shù)據(jù)位存儲到數(shù)據(jù)鎖存器494中。 在核部分的另一實(shí)施例中，位線鎖存器482服務(wù)于雙重職責(zé)既作為用于鎖存感測模塊480 的輸出的鎖存器又作為如上文所述的位線鎖存器。可以預(yù)見一些實(shí)施方式將包括多個處理器492。在一個實(shí)施例中，各處理器492將包括輸出線(圖4E中未示出)，從而將各輸出線被線或連接(wired-OR)在一起。在一些實(shí)施例中，輸出線在被連接成線或連接的線之前反轉(zhuǎn)。這一配置使得能夠在編程驗(yàn)證過程期間快速確定編程過程何時已經(jīng)完成，這是因?yàn)榻邮站€或連接的線的狀態(tài)機(jī)可以確定編程的所有位何時已經(jīng)達(dá)到所需電平。例如當(dāng)各位已經(jīng)達(dá)到它的所需電平時，將向線或連接的線發(fā)送用于該位的邏輯零(或反轉(zhuǎn)數(shù)據(jù)一)。當(dāng)所有位輸出數(shù)據(jù)0(或反轉(zhuǎn)的數(shù)據(jù)一)時， 然后狀態(tài)機(jī)知道終止編程過程。在各處理器與八個感測模塊通信的實(shí)施例中，狀態(tài)機(jī)可能 (在一些實(shí)施例中)需要讀取線或連接的線八次，或向處理器492添加用于累積關(guān)聯(lián)位線的結(jié)果，從而狀態(tài)機(jī)僅需讀取線或連接的線一次。在編程或驗(yàn)證期間，待編程的數(shù)據(jù)從數(shù)據(jù)總線420存儲于該組數(shù)據(jù)鎖存器494中。 編程操作在狀態(tài)機(jī)的控制之下包括向?qū)ぶ返拇鎯ζ鲉卧目刂茤艠O施加的系列編程電壓脈沖(量值遞增)。在各編程脈沖之后為用于確定存儲器單元是否已經(jīng)編程為所需狀態(tài)的驗(yàn)證過程。處理器492監(jiān)視相對于所需存儲器狀態(tài)驗(yàn)證的存儲器狀態(tài)。當(dāng)二者一致時，處理器492設(shè)置位線鎖存器482以便使位線拉至指定編程禁止的狀態(tài)。這禁止耦合到位線的單元被進(jìn)一步編程，即使耦合到位線的單元在它的控制柵極上受到編程脈沖。在其它實(shí)施例中，處理器起初加載位線鎖存器482，并且感測電路在驗(yàn)證過程期間將它設(shè)置到禁止值。數(shù)據(jù)鎖存器棧494包含與感測模塊對應(yīng)的數(shù)據(jù)鎖存器棧。在一個實(shí)施例中，每感測模塊480有3-5(或別的數(shù)目)個數(shù)據(jù)鎖存器。在一個實(shí)施例中，鎖存器各自為一位。在一些實(shí)施方式中(但是并未要求)，數(shù)據(jù)鎖存器實(shí)施為移位寄存器，從而將存儲于其中的并行數(shù)據(jù)轉(zhuǎn)換成用于數(shù)據(jù)總線420的串行數(shù)據(jù)并且反之亦然。在一個優(yōu)選實(shí)施例中，與m個存儲器單元的讀/寫塊對應(yīng)的所有數(shù)據(jù)鎖存器可以鏈接在一起以形成塊移位寄存器，從而可以通過串行傳送來輸入或輸出數(shù)據(jù)塊。具體而言，該組讀/寫模塊被適配成使得它的各組數(shù)據(jù)鎖存器將把數(shù)據(jù)依次移入或移出數(shù)據(jù)總線如同它們是用于整個讀/寫塊的移位寄存器的部分一樣?？梢栽?1)美國專禾U7，196，931 "Non-Volatile Memory And Method With Reduced Source Line Bias Errors” ；(2)美國專利 7，023，736 "Non-Volatile Memory And Method with Improved Sensing” ；(3)公開號為 2005/0169082 的美國專利申請； (4)美國專禾[I 7，196，928 “Compensating for Coupling During Read Operations of Non-Volatile Memory”和(5)于2006年7月20日公開、公開號為2006/0158947的美國專利申請"Reference Sense Amplifier For Non-Volatile Memory”中找到關(guān)于讀操作和感測放大器的附加信息。所有五篇緊接上文列舉的專利文獻(xiàn)都通過整體引用結(jié)合于此。已經(jīng)出于示例和描述的目的而呈現(xiàn)本發(fā)明的前文具體描述。它并非旨在于窮舉本發(fā)明或使本發(fā)明限于公開的精確形式。許多修改和變化按照上述教導(dǎo)是可能的。選擇描述的實(shí)施例以便最好地說明本發(fā)明的原理及其實(shí)際應(yīng)用，以由此使本領(lǐng)域技術(shù)人員能夠在各種實(shí)施例中和利用如與設(shè)想的特定用途相適應(yīng)的各種修改來利用本發(fā)明。旨在于讓本發(fā)明的范圍由所附權(quán)利要求限定。
權(quán)利要求
1.一種感測電路，包括 感測器件(104)；感測晶體管087)，耦合到所述感測器件，所述感測晶體管具有閾值電壓； 第一開關(guān)088)，耦合到所述感測晶體管和所述感測器件，所述第一開關(guān)使所述感測器件被充電至第一電壓，所述第一電壓為所述感測晶體管的所述閾值電壓的函數(shù)；以及一個或多個第二開關(guān)082，293，291，289)，耦合到所述感測器件和目標(biāo)元件(10)，所述一個或多個第二開關(guān)將所述感測器件耦合到所述目標(biāo)元件以修改所述感測器件上的所述第一電壓，所述一個或多個第二開關(guān)在向所述感測晶體管施加修改后的第一電壓的感測階段期間將所述目標(biāo)元件與所述感測器件去耦合；基于所述感測晶體管是否響應(yīng)于向所述感測晶體管施加修改后的第一電壓而接通來確定所述目標(biāo)元件(10)的狀況。
2.如權(quán)利要求1所述的感測電路，其中所述目標(biāo)元件為與位線關(guān)聯(lián)的非易失性存儲元件，并且還包括在所述第一開關(guān)使所述感測器件被充電至所述第一電壓的同時對所述位線預(yù)充電的預(yù)充電電路。
3.如權(quán)利要求2所述的感測電路，其中所述一個或多個第二開關(guān)在所述感測器件被充電至所述第一電壓時將所述預(yù)充電電路與所述感測器件去耦合。
4.如權(quán)利要求2或3所述的感測電路，其中向所述預(yù)充電電路施加第二電壓作為供給電壓；并且在所述感測器件被充電至所述第一電壓時向所述感測晶體管施加第三電壓，所述第三電壓大于所述第二電壓。
5.如權(quán)利要求4所述的感測電路，其中所述第三電壓在所述感測階段之前被減少至所述第二電壓，從而所述第三電壓在所述感測階段期間等于所述第二電壓。
6.如權(quán)利要求4或5所述的感測電路，其中所述第三電壓在對所述感測器件充電時等于所述第二電壓加上偏移電壓而在向所述感測晶體管施加修改后的第一電壓時等于所述第二電壓。
7.如權(quán)利要求6所述的感測電路，其中所述偏移電壓近似于所述感測晶體管的接通電壓。
8.如權(quán)利要求1至7中的任一權(quán)利要求所述的感測電路，其中 所述感測晶體管具有柵極、源極和漏極；所述感測器件耦合到所述感測晶體管的所述柵極； 所述感測晶體管的所述源極耦合到充電電壓；并且所述第一開關(guān)將所述柵極連接到所述漏極以便提供用于對所述感測器件充電的路徑。
9.一種感測方法，所述方法包括將感測器件(104)充電至第一電壓(VDD_SA+VtO)，所述第一電壓為感測晶體管(觀7) 的閾值電壓的函數(shù)；將所述感測器件(104)耦合到目標(biāo)元件(10)以修改所述感測器件上的所述第一電壓；向所述感測晶體管(觀7)施加修改后的第一電壓；并且基于所述感測晶體管是否響應(yīng)于向所述感測晶體管施加修改后的第一電壓而接通來確定所述目標(biāo)元件的狀況。
10.如權(quán)利要求9所述的方法，還包括在將所述感測器件充電至所述第一電壓的同時對位線預(yù)充電，所述目標(biāo)元件為非易失性存儲元件，所述位線與所述非易失性存儲元件關(guān)聯(lián)。
11.如權(quán)利要求9或10所述的方法，其中所述將感測器件充電至第一電壓包括將所述感測晶體管的柵極連接到漏極，所述感測器件耦合到所述感測晶體管的所述柵極，所述感測晶體管的源極耦合到充電電壓。
12.如權(quán)利要求9至11中的任一權(quán)利要求所述的方法，還包括在向所述感測晶體管施加修改后的第一電壓之前將所述充電電壓減少至供給電壓。
13.如權(quán)利要求9至12中的任一權(quán)利要求所述的方法，其中所述將所述感測器件耦合到目標(biāo)元件包括在用于對所述感測器件上的電壓放電的時間段內(nèi)將來自所述目標(biāo)元件的信號耦合到所述感測器件。
14.一種用于感測的設(shè)備，所述設(shè)備包括將感測器件(104)充電至第一電壓(VDD_SA+VtO)的裝置，所述第一電壓為感測晶體管 (287)的閾值電壓的函數(shù)；將所述感測器件(104)耦合到目標(biāo)元件(10)以修改所述感測器件上的所述第一電壓的裝置；向所述感測晶體管(觀7)施加修改后的第一電壓的裝置；以及基于所述感測晶體管是否響應(yīng)于向所述感測晶體管施加修改后的第一電壓而接通來確定所述目標(biāo)元件的狀況的裝置。
全文摘要
公開了一種感測放大器。一個實(shí)施例是一種包括感測器件(104)和耦合到感測器件的感測晶體管(287)的感測電路(106)。耦合到感測晶體管和感測器件的第一開關(guān)(288)使感測器件被充電至第一電壓，該第一電壓為感測晶體管的閾值電壓的函數(shù)。一個或多個第二開關(guān)(282，293，291，289)耦合到感測器件和目標(biāo)元件(10)。第二開關(guān)將感測器件耦合到目標(biāo)元件以修改感測器件上的第一電壓并在向感測晶體管施加修改后的第一電壓的感測階段期間將目標(biāo)元件與感測器件去耦合?；诟袦y晶體管是否響應(yīng)于向感測晶體管施加修改后的第一電壓而接通來確定目標(biāo)元件(10)的狀況。
文檔編號G11C16/26GK102272850SQ200980153801
公開日2011年12月7日 申請日期2009年12月29日 優(yōu)先權(quán)日2009年1月6日
發(fā)明者東谷政昭, 莫漢·瓦姆西·東加, 馬恩·梅 申請人:桑迪士克股份有限公司