專(zhuān)利名稱(chēng)：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有多行并聯(lián)配置式多級(jí)移位寄存器電路(multi-line-by-multi-stage shift register circuit)的半導(dǎo)體裝置，特別是關(guān)于按照其實(shí)際速 度(actual speed)所進(jìn)行的檢測(cè)。
背景技術(shù)：
近年來(lái)，半導(dǎo)體裝置的動(dòng)作正朝高速化方向發(fā)展。在構(gòu)成該半導(dǎo)體裝 置的 一 功能電路(function circuit)中，具有以例如數(shù)百M(fèi)Hz的實(shí)際速度進(jìn)行 動(dòng)作的由觸發(fā)器電路(flip-flop circuit)構(gòu)成的多行并聯(lián)配置式多級(jí)移位寄存 器電路，并且需求一種能夠以實(shí)際速度對(duì)該移位寄存器電路進(jìn)行檢測(cè)的技 術(shù)。
以往，在存儲(chǔ)電路的檢測(cè)技術(shù)中，具有專(zhuān)利文獻(xiàn)1所記載的存儲(chǔ)器錯(cuò) 誤檢驗(yàn)系統(tǒng)(memory error check system)。在該存儲(chǔ)器錯(cuò)誤檢驗(yàn)系統(tǒng)中，具 有在上半字(word)和下半字存儲(chǔ)同一數(shù)據(jù)的存儲(chǔ)器、在第一時(shí)刻讀出所 述上半部分?jǐn)?shù)據(jù)后將該數(shù)據(jù)作為預(yù)期值而暫時(shí)對(duì)該數(shù)據(jù)進(jìn)行存儲(chǔ)的預(yù)期值 存儲(chǔ)用寄存器(expected value storage register)、在所述第一時(shí)刻之后的第二 時(shí)刻讀出所述下半部分?jǐn)?shù)據(jù)的電路、以及用來(lái)對(duì)該所讀出的下半部分?jǐn)?shù)據(jù) 和所述存儲(chǔ)在預(yù)期值存儲(chǔ)用寄存器中的上半部分?jǐn)?shù)據(jù)進(jìn)行比較的比較電 路，此外將該比較結(jié)果作為存儲(chǔ)器錯(cuò)誤檢測(cè)信息。日本專(zhuān)利公開(kāi)平4_107757號(hào)公報(bào)
(發(fā)明所要解決的課題)
然而，在所述以往的檢測(cè)技術(shù)中，作為檢測(cè)專(zhuān)用部件而有必要安裝預(yù) 期值存儲(chǔ)用寄存器，由此而存在使電路規(guī)模增大的缺點(diǎn)。還有，當(dāng)應(yīng)用所 述以往的檢測(cè)技術(shù)對(duì)所述多行并聯(lián)配置式多級(jí)移位寄存器電路進(jìn)行檢測(cè) 時(shí)， 一旦多行并聯(lián)配置式多級(jí)移位寄存器電路的電路規(guī)模(面積)增大，則致使布線延遲(wiring delay)隨之顯現(xiàn)化，從而存在下記缺陷，即難于以例如數(shù)百M(fèi)Hz的實(shí)際速度一邊使其進(jìn)行高速動(dòng)作一邊進(jìn)行檢測(cè)。

發(fā)明內(nèi)容
本發(fā)明的目的在于在具有以例如數(shù)百M(fèi)Hz進(jìn)行高速動(dòng)作的多行并聯(lián)配置式多級(jí)移位寄存器電路的半導(dǎo)體裝置中，即使由于該移位寄存器電路的規(guī)模(面積)增大而致使布線延遲顯現(xiàn)化時(shí)，也能夠以實(shí)際速度對(duì)所述移位寄存器電路進(jìn)行錯(cuò)誤檢測(cè)。
(解決課題的方法)
為了實(shí)現(xiàn)所述目的，在本發(fā)明的半導(dǎo)體裝置中，沒(méi)有安裝僅在檢查時(shí)所需要的預(yù)期值存儲(chǔ)用寄存器，并且采用了比較筒單的檢觀j構(gòu)成，從而來(lái)抑制布線延遲。
具體來(lái)說(shuō)，第一方面發(fā)明所涉及的半導(dǎo)體裝置為具有使N行的每一行上的M級(jí)移位寄存器彼此平行配置的N行并聯(lián)配置式M級(jí)移位寄存器電路(N、 M是2以上的整數(shù))，其特征在于在所述N行并聯(lián)配置式M級(jí)移位寄存器電路中，具有多個(gè)由N行中的多行移位寄存器構(gòu)成的組，所述多個(gè)組中的每一組都具有向一組移位寄存器輸入相同測(cè)試圖形(test pattern)的輸入電路、和對(duì)構(gòu)成所述一組的多行移位寄存器的輸出之間進(jìn)行比較的比較電路。
第二方面發(fā)明是在所述第一方面發(fā)明所涉及的半導(dǎo)體裝置的基礎(chǔ)上的發(fā)明，其特征在于在所述輸入測(cè)試圖形相同的所迷每一組的移位寄存器中，不包含彼此相鄰行上的移位寄存器。
第三方面發(fā)明是在所述第二方面發(fā)明所涉及的半導(dǎo)體裝置的基礎(chǔ)上的發(fā)明，其特征在于向所述一組移位寄存器輸入一個(gè)所迷測(cè)試圖形，向包括與所述一組移位寄存器中的所規(guī)定的一個(gè)移位寄存器相鄰的移位寄存器的另 一 組移位寄存器輸入另一 個(gè)所述測(cè)試圖形，這兩個(gè)所述測(cè)試圖形是在任一期間彼此成為反相的圖形。
第四方面發(fā)明是在所述第一方面發(fā)明所涉及的半導(dǎo)體裝置的基礎(chǔ)上的發(fā)明，其特征在于該半導(dǎo)體裝置具有基準(zhǔn)信號(hào)產(chǎn)生電路，該基準(zhǔn)信號(hào)產(chǎn)生電路產(chǎn)生作為基準(zhǔn)信號(hào)的時(shí)鐘信號(hào)；所述N行并聯(lián)配置式M級(jí)移位寄
4存器電路及所迷比較電路接收所述基準(zhǔn)信號(hào)產(chǎn)生電路提供的時(shí)鐘信號(hào)而進(jìn) 行動(dòng)作。
第五方面發(fā)明是在所述第四方面發(fā)明所涉及的半導(dǎo)體裝置的基礎(chǔ)上的
發(fā)明，其特征在于該半導(dǎo)體裝置具有測(cè)試圖形產(chǎn)生電路，該測(cè)試圖形產(chǎn) 生電路向所述輸入電路輸入所述測(cè)試圖形；所述測(cè)試圖形產(chǎn)生電路接收所 述基準(zhǔn)信號(hào)產(chǎn)生電路的時(shí)鐘信號(hào)而進(jìn)行動(dòng)作。
由上所述，在第一方面 第五方面的發(fā)明中，能夠去掉以往所必需的 預(yù)期值存儲(chǔ)用寄存器。而且，因?yàn)樗哂械氖莾H用來(lái)對(duì)多行移位寄存器的 輸出之間進(jìn)行比較的簡(jiǎn)單的檢測(cè)構(gòu)成，所以可以抑制布線延遲。由此，能 夠?qū)崿F(xiàn)芯片尺寸的削減及實(shí)際速度檢測(cè)。
(發(fā)明的效果)
如以上說(shuō)明所示，根據(jù)第一方面 第五方面的發(fā)明所涉及的半導(dǎo)體裝 置，能夠去掉預(yù)期值存儲(chǔ)用寄存器，并且還可以抑制布線延遲，因而能夠 實(shí)現(xiàn)芯片尺寸的削減及實(shí)際速度檢測(cè)。


圖1是表示本發(fā)明實(shí)施方式一的半導(dǎo)體裝置的整體概略方塊圖。 圖2是表示本發(fā)明實(shí)施方式二的半導(dǎo)體裝置的整體概略方塊圖。 圖3是表示本發(fā)明實(shí)施方式三的半導(dǎo)體裝置的整體概略方塊圖。 圖4是表示本發(fā)明實(shí)施方式四的半導(dǎo)體裝置的整體概略方塊圖。 (符號(hào)說(shuō)明)
100 半導(dǎo)體裝置
101 N行并聯(lián)配置式M級(jí)移位寄存器電路
102 輸入電路(輸入部) 103、 403 比較電路(比較部)
404 測(cè)試圖形產(chǎn)生電路(測(cè)試圖形產(chǎn)生部)
405 PLL電路(基準(zhǔn)信號(hào)產(chǎn)生部)
具體實(shí)施例方式
下面， 一邊參照附圖， 一邊對(duì)本發(fā)明的實(shí)施方式進(jìn)行說(shuō)明。(第一實(shí)施方式)圖1是表示本實(shí)施方式一所涉及的半導(dǎo)體裝置構(gòu)成的方塊圖。
在圖1中，半導(dǎo)體裝置100由使N(N是2以上的整數(shù))行的每一行上的M(M是2以上的整數(shù))級(jí)移位寄存器彼此平行配置的N行并聯(lián)配置式M級(jí)移位寄存器電路101 、N個(gè)輸入電路(輸入部)102、及N / 2個(gè)比較電路(比較部)103構(gòu)成。每個(gè)所述輸入電路102都向相鄰兩行上的M級(jí)移位寄存器輸入相同的測(cè)試圖形。還有，每個(gè)比較電路103都在時(shí)鐘信號(hào)CL的比較時(shí)刻對(duì)所述相鄰兩行上的M級(jí)移位寄存器的兩個(gè)輸出信號(hào)進(jìn)行比較，當(dāng)輸出信號(hào)一致時(shí)輸出L，而當(dāng)輸出信號(hào)不一致時(shí)則輸出H。
對(duì)上述構(gòu)成的本實(shí)施方式一所涉及的半導(dǎo)體裝置進(jìn)行說(shuō)明。在半導(dǎo)體裝置100中，當(dāng)將N行并聯(lián)配置式M級(jí)移位寄存器電路101的N行中的相鄰兩行上的移位寄存器作為一組時(shí)，輸入電路102向此一組移位寄存器輸入同一測(cè)試圖形。該測(cè)試圖形與時(shí)鐘信號(hào)CK同步地進(jìn)行變化。還有，移位寄存器電路101及比較電路103也與時(shí)鐘信號(hào)CK同步地進(jìn)行動(dòng)作。
向所述構(gòu)成 一 組的兩行移位寄存器輸入同 一 測(cè)試圖形，與該測(cè)試圖形相對(duì)應(yīng)的該兩行M級(jí)移位寄存器的輸出信號(hào)在與時(shí)鐘信號(hào)CK同步的情況下被輸入到比較電路103中，比較電路103對(duì)兩個(gè)信號(hào)的比較結(jié)果進(jìn)行判定后，將該判定結(jié)果向半導(dǎo)體裝置100的外部輸出。
其結(jié)果是將在測(cè)試圖形輸入開(kāi)始后經(jīng)過(guò)M個(gè)時(shí)鐘周期以后的比較電路103的判定輸出輸入到LSI測(cè)試器(tester)后，對(duì)預(yù)期值是否為L(zhǎng)進(jìn)行判定，當(dāng)出現(xiàn)了 H輸出時(shí)就意味著檢測(cè)出電路故障。
在本實(shí)施方式中，因?yàn)闊o(wú)需像以往技術(shù)所示的那樣安裝檢測(cè)專(zhuān)用的預(yù)期值存儲(chǔ)用寄存器，并且所具有的是僅用來(lái)對(duì)相鄰兩行上的移位寄存器的輸出之間進(jìn)行比較的簡(jiǎn)單的檢測(cè)構(gòu)成，所以可以對(duì)布線延遲進(jìn)行抑制。
此外，在本實(shí)施方式中，雖然將兩行移位寄存器設(shè)定為一組，不過(guò)當(dāng)在由三行以上的移位寄存器構(gòu)成一組時(shí)也能夠應(yīng)用本發(fā)明。
(第二實(shí)施方式)
圖2是表示本實(shí)施方式二所涉及的半導(dǎo)體裝置構(gòu)成的方塊圖。對(duì)于與圖1的半導(dǎo)體裝置IOO相同的構(gòu)成要素標(biāo)注同一符號(hào)，并省略所述構(gòu)成要素的說(shuō)明。本實(shí)施方式二不同于所述實(shí)施方式一的地方在于在半導(dǎo)體裝置100 所具有的N行并聯(lián)配置式M級(jí)移位寄存器電路101中，輸入電路102將 同一測(cè)試圖形輸入到一規(guī)定行上的移位寄存器、和與該規(guī)定行上的移位寄 存器相距兩行以上的移位寄存器中，從而并沒(méi)有向其相鄰兩行上的移位寄 存器輸入同一測(cè)試圖形信號(hào)。
因此，在本實(shí)施方式中，能夠避免未檢測(cè)出用同一測(cè)試圖形信號(hào)所無(wú) 法檢測(cè)到的在相鄰移位寄存器的布線之間存在的缺陷。
(第三實(shí)施方式)
圖3是表示本實(shí)施方式三所涉及的半導(dǎo)體裝置構(gòu)成的方塊圖。本實(shí)施 方式的半導(dǎo)體裝置IOO的構(gòu)成本身與圖2所示的半導(dǎo)體裝置IOO的構(gòu)成相 同。
在本實(shí)施方式中，任意兩個(gè)測(cè)試圖形之間具有下述特征。具體來(lái)說(shuō)， 在圖3的半導(dǎo)體裝置100中，任意兩個(gè)測(cè)試圖形之間具有在任一期間彼此 反相的圖形。在圖3的示例中構(gòu)成為兩個(gè)測(cè)試圖形在第四及第五時(shí)鐘時(shí) 成為彼此反相的測(cè)試圖形。
因此，在本實(shí)施方式中，所述兩個(gè)測(cè)試圖形中的一個(gè)輸入到規(guī)定行的 移位寄存器中，并且另一個(gè)測(cè)試圖形輸入到位于所述規(guī)定行的相鄰行上的 移位寄存器中。由此，當(dāng)在任意相鄰兩行的移位寄存器的布線之間出現(xiàn)橋 接缺陷(bridging defect)時(shí)，則能夠檢測(cè)出這一缺陷。
(第四實(shí)施方式)
圖4是表示本實(shí)施方式四所涉及的半導(dǎo)體裝置構(gòu)成的方塊圖。此外， 對(duì)于與圖1的半導(dǎo)體裝置IOO相同的構(gòu)成要素標(biāo)注同一符號(hào)，并省略所述 構(gòu)成要素的說(shuō)明。
本實(shí)施方式的半導(dǎo)體裝置不同于圖l半導(dǎo)體裝置的地方在于在本實(shí) 施方式中設(shè)置有測(cè)試圖形產(chǎn)生電路(test pattern generation circuit)404和PLL 電路405。所述測(cè)試圖形產(chǎn)生電路(測(cè)試圖形產(chǎn)生部)404生成向各個(gè)輸入電 路102輸入的測(cè)試圖形。還有，所述PLL電路(基準(zhǔn)信號(hào)產(chǎn)生部)405生成 實(shí)際速度(例如數(shù)百M(fèi)Hz)的時(shí)鐘信號(hào)CL以作為基準(zhǔn)信號(hào)。此外，所述測(cè) 試圖形產(chǎn)生電路404包括事先存儲(chǔ)有測(cè)試圖形的存儲(chǔ)器。
在本實(shí)施方式中，特別是為了能夠使低速測(cè)試器對(duì)在數(shù)百M(fèi)Hz的高
7速動(dòng)作時(shí)來(lái)自比較電路103的判定輸出進(jìn)行判定，而具有如下所示的電路 構(gòu)成，即事先將比較電路403的初期輸出設(shè)定為輸出L，當(dāng)從測(cè)試圖形 輸入開(kāi)始后經(jīng)過(guò)M個(gè)時(shí)鐘周期以后，只要比較電路403檢測(cè)出不一致時(shí)， 就持續(xù)地輸出H。
在圖4的半導(dǎo)體裝置100中，測(cè)試圖形產(chǎn)生電路404、移位寄存器電 路IOI以及比較電路403接收在內(nèi)藏的PLL電路405中所生成的實(shí)際速度 (例如數(shù)百M(fèi)Hz)的時(shí)鐘信號(hào)CK后進(jìn)行動(dòng)作。
因此，在本實(shí)施方式中，因?yàn)槟軌蛞詳?shù)百M(fèi)Hz的實(shí)際速度檢測(cè)出電 路缺陷(circuit defect),并且即便使用低速測(cè)試器也能檢測(cè)出該缺陷，所以 能夠抑制檢測(cè)成本。
(產(chǎn)業(yè)上的利用可能性)
如以上說(shuō)明所示，由于無(wú)需安裝預(yù)期值存儲(chǔ)用寄存器，且還可以抑制
布線延遲，所以能夠?qū)崿F(xiàn)芯片尺寸的削減以及實(shí)際速度檢測(cè)，因此本發(fā)明 作為具有大規(guī)模且高速的多行并聯(lián)配置式多級(jí)移位寄存器電路的半導(dǎo)體裝
置的測(cè)試電路來(lái)說(shuō)是有用的。
權(quán)利要求
1. 一種半導(dǎo)體裝置，具有使N行的每一行上的M級(jí)移位寄存器彼此平行配置的N行并聯(lián)配置式M級(jí)移位寄存器電路，N、M是2以上的整數(shù)，其特征在于在所述N行并聯(lián)配置式M級(jí)移位寄存器電路中，具有多個(gè)由N行中的多行移位寄存器構(gòu)成的組，所述多個(gè)組中的每一組都具有輸入電路，向一組移位寄存器輸入相同的測(cè)試圖形，和比較電路，對(duì)構(gòu)成所述一組的多行移位寄存器的輸出之間進(jìn)行比較。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于 在所述輸入測(cè)試圖形相同的所述每一組的移位寄存器中，不包含彼此相鄰行上的移位寄存器。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于向所迷一組移位寄存器輸入一個(gè)所述測(cè)試圖形，向包括與所述一組移 位寄存器中的所規(guī)定的一個(gè)移位寄存器相鄰的移位寄存器的另一組移位寄 存器輸入另 一個(gè)所述測(cè)試圖形，這兩個(gè)所述測(cè)試圖形是在任一期間彼此成 為反相的圖形。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于 該半導(dǎo)體裝置具有基準(zhǔn)信號(hào)產(chǎn)生電路，該基準(zhǔn)信號(hào)產(chǎn)生電路產(chǎn)生作為基準(zhǔn)信號(hào)的時(shí)鐘信號(hào)，所述N行并聯(lián)配置式M級(jí)移位寄存器電路及所述比較電路接收所述 基準(zhǔn)信號(hào)產(chǎn)生電路所供給的時(shí)鐘信號(hào)而進(jìn)行動(dòng)作。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于 該半導(dǎo)體裝置具有測(cè)試圖形產(chǎn)生電路，該測(cè)試圖形產(chǎn)生電路向所述輸入電路輸入所迷測(cè)試圖形，所述測(cè)試圖形產(chǎn)生電路接收所述基準(zhǔn)信號(hào)產(chǎn)生電路的時(shí)鐘信號(hào)而進(jìn) 4亍動(dòng)作。
全文摘要
本發(fā)明公開(kāi)了一種半導(dǎo)體裝置。在具有以例如數(shù)百M(fèi)Hz進(jìn)行高速動(dòng)作的多行并聯(lián)配置式多級(jí)移位寄存器電路的半導(dǎo)體裝置中，即使由于該移位寄存器電路的規(guī)模(面積)增大而使布線延遲顯現(xiàn)化時(shí)，也能按照實(shí)際速度對(duì)所述移位寄存器電路中的錯(cuò)誤進(jìn)行檢測(cè)。當(dāng)將N行并聯(lián)配置式M級(jí)移位寄存器電路(101)的N行中的例如兩行移位寄存器設(shè)定為一組時(shí)，在每一組中，輸入電路(102)向構(gòu)成一組的兩行移位寄存器輸入同一測(cè)試圖形。用比較電路(103)對(duì)該一組中的各行移位寄存器的輸出之間加以比較后，僅將該比較結(jié)果進(jìn)行輸出。所述N行并聯(lián)配置式M級(jí)移位寄存器電路(101)和所述比較電路(103)接收數(shù)百M(fèi)Hz的時(shí)鐘信號(hào)CK而進(jìn)行動(dòng)作。
文檔編號(hào)G11C29/04GK101465166SQ20081016895
公開(kāi)日2009年6月24日 申請(qǐng)日期2008年9月26日 優(yōu)先權(quán)日2007年12月19日
發(fā)明者大尾欣也, 山本武史, 廣瀨雅也, 渡邊研二 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社