專利名稱：存儲器程序控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明為關(guān)于一種存儲器電路，特別是一種控制電路，在一存儲單元的寫入運作期間，通過執(zhí)行一預定偏壓控制與自我閂鎖以達到自我閂鎖功能。
背景技術(shù)：
科技日新月異的年代里，快閃存儲器儼然成為市場上最受歡迎的只讀存儲器中(ROM)的一員，主要是因為其可相容于計算機、數(shù)字相機以及其他手持式裝置，且可快速簡便的永久性儲存數(shù)據(jù)。然而其他的儲存方法，如硬盤與隨機存取存儲器(RAM)仍然被使用，而快閃存儲器仍具有相當?shù)母偁幜Φ倪x擇。快閃存儲器被認為是一種固態(tài)裝置，用以提供使用者一種更快更穩(wěn)定的數(shù)據(jù)儲存方式。此外快閃存儲器也允許使用者將數(shù)據(jù)永久保存于該存儲器內(nèi)，而這也是隨機存取存儲器所無法提供的優(yōu)點。
雖然快閃存儲器具有上述優(yōu)點，但其本身仍具有缺點。舉例來說，對快閃存儲器的寫入動作就需要較長時間的程序，因為該程序需要比隨機存儲器的寫入程序較高的電壓與電流。為了將數(shù)據(jù)寫入快閃存儲器的存儲單元中，多條源極線會被偏壓至一高電壓準位，且該被寫入數(shù)據(jù)必須接收有效寫入電流，該寫入電流異于NMOS晶體管的下拉電流與對多條位線充電的PMOS晶體管上升電流。然而，當該電流流經(jīng)該等位線，因而降低該存儲單元寫入數(shù)據(jù)所需的電流時，在每一寫入以及清除周期后可能會產(chǎn)生一漏電流。已知用以解決這個問題的方法只是簡單的將PMOS上拉電流加到夠大，使得該漏電流不會影響到數(shù)據(jù)寫入的程序。然而通過增加PMOS的上拉電流，控制該存儲單元的寫入電流在一預定范圍內(nèi)的方式也變得困難。
已知的存儲模塊，如快閃存儲器，在寫入程序中為了對寫入電流提供更好的控制，都是利用外加設(shè)計來解決漏電流產(chǎn)生的問題，但是額外的電路也造成了電路設(shè)計占據(jù)過大的面積，增加使用上的不便。

發(fā)明內(nèi)容
本發(fā)明提供一種存儲器寫入控制電路，透過一數(shù)據(jù)線與一存儲單元連接，用以控制寫入一位數(shù)據(jù)至該存儲單元的一寫入電流。
一種存儲器程序控制電路，透過一數(shù)據(jù)線連接至一存儲單元，用以在該存儲單元的寫入(programming)動作時控制一寫入電流，該存儲器程序控制電路包括一寫入致能裝置，連接一正電源供應器，用以選擇地施加一上拉(pull-up)電流至該數(shù)據(jù)線；以及一自我閂鎖模塊，連接該寫入致能裝置與該存儲單元之間，用以防止一上拉電流導致的漏電流(current leakage)，因此當一個寫入被提供時，提供該存儲單元一預定寫入電流。該寫入致能裝置透過該數(shù)據(jù)線，連接該正電源供應器與該存儲單元之間，用以選擇地施加一上拉電流至該數(shù)據(jù)線。自我閂鎖模塊透過該數(shù)據(jù)線，連接該寫入致能裝置與該存儲單元之間，用以防止因?qū)υ摂?shù)據(jù)線施加之上拉電流所導致無法寫入的問題。
本發(fā)明是這樣實現(xiàn)的本發(fā)明提供一種存儲器程序控制電路，透過一數(shù)據(jù)線連接至一存儲單元，用以在該存儲單元的寫入動作時控制一寫入電流，該存儲器程序控制電路包括一寫入致能裝置，連接一正電源供應器，用以選擇地施加一上拉電流至該數(shù)據(jù)線；以及一自我閂鎖模塊，連接該寫入致能裝置與該存儲單元之間，當該存儲單元被寫入一預定數(shù)據(jù)位時，用以避免該上拉電流透過該數(shù)據(jù)線流入該存儲單元。
本發(fā)明所述的存儲器程序控制電路，該寫入致能裝置為一PMOS晶體管，該PMOS晶體管的柵極受控于一寫入?yún)⒖伎刂菩盘枴?br> 本發(fā)明所述的存儲器程序控制電路，該自我閂鎖模塊包括一第一PMOS晶體管，連接該寫入致能裝置與該存儲單元之間；以及一第二PMOS晶體管，與一第一NMOS晶體管串聯(lián)，該第二PMOS晶體管與該第一NMOS晶體管的柵極透過該數(shù)據(jù)線耦接該第一PMOS的一第一漏極，且該第二PMOS晶體管與該第一NMOS晶體管的漏極耦接該第一PMOS晶體管的柵極，其中該第二PMOS晶體管的一源極用以接收一寫入模式信號。
本發(fā)明所述的存儲器程序控制電路，更包括一數(shù)據(jù)輸入緩沖器，透過一位線選擇多工器(bitline selection multiplexer)連接至該數(shù)據(jù)線，用以對該數(shù)據(jù)線放電。
本發(fā)明所述的存儲器程序控制電路，該數(shù)據(jù)輸入緩沖器更包括一第二NMOS晶體管，連接該數(shù)據(jù)線與一地電位，當該預定數(shù)據(jù)位為邏輯低準位時，用以對該數(shù)據(jù)線放電。
本發(fā)明所述的存儲器程序控制電路，該數(shù)據(jù)輸入緩沖器更包括一第三PMOS晶體管與一第三NMOS晶體管，以串聯(lián)方式連接，并與該第二NMOS晶體管并聯(lián)，用以形成一補充電流放電路徑(supplemental current discharging path)。
本發(fā)明還提供一種存儲器程序控制電路，透過一數(shù)據(jù)線連接至一存儲單元，用以在該存儲單元的寫入動作時控制一寫入電流，該存儲器程序控制電路包括一寫入致能裝置，連接一正電源供應器，用以選擇地施加一上拉電流至該數(shù)據(jù)線；一自我閂鎖模塊，連接該寫入致能裝置與該存儲單元之間，當該存儲單元被寫入一預定數(shù)據(jù)位時，用以避免該上拉電流透過該數(shù)據(jù)線流入該存儲單元；以及一數(shù)據(jù)輸入緩沖器，連接該數(shù)據(jù)線，當該預定數(shù)據(jù)位為邏輯低準位時，用以對該數(shù)據(jù)線放電。
本發(fā)明所述的存儲器程序控制電路，該寫入致能裝置為一PMOS晶體管，該PMOS晶體管的柵極受控于一寫入?yún)⒖伎刂菩盘枴?br> 本發(fā)明所述的存儲器程序控制電路，該自我閂鎖模塊包括一第一PMOS晶體管，連接該寫入致能裝置與該存儲單元之間；以及一第二PMOS晶體管，與一第一NMOS晶體管串聯(lián)，該第二PMOS晶體管與該第一NMOS晶體管的柵極透過該數(shù)據(jù)線耦接該第一PMOS的一第一漏極，且該第二PMOS晶體管與該第一NMOS晶體管的漏極耦接該第一PMOS晶體管的柵極，其中該第二PMOS晶體管的一源極用以接收一寫入模式信號。
本發(fā)明所述的存儲器程序控制電路，該數(shù)據(jù)輸入緩沖器提供一偏壓電流，用以對該數(shù)據(jù)線放電，因此將該自我閂鎖模塊的該第二PMOS晶體管與第一NMOS晶體管的柵極電位下拉至低電壓準位，使該寫入模式信號關(guān)閉該第一PMOS晶體管，以避免該上拉電流透過該數(shù)據(jù)線流入該存儲單元。
本發(fā)明所述的存儲器程序控制電路，該數(shù)據(jù)輸入緩沖器更包括一第二NMOS晶體管，連接該數(shù)據(jù)線與一地電位，當該預定數(shù)據(jù)位為邏輯低準位時，用以對該數(shù)據(jù)線放電。
本發(fā)明所述的存儲器程序控制電路，該數(shù)據(jù)輸入緩沖器更包括一第三PMOS晶體管與一第三NMOS晶體管，以串聯(lián)方式連接，并與該第二NMOS晶體管并聯(lián)，用以形成一補充電流放電路徑。
本發(fā)明又提供一種存儲器程序控制電路，透過多條數(shù)據(jù)線連接至多個存儲單元，用以在該等存儲單元的一寫入動作時控制一寫入電流，該存儲器程序控制電路包括至少一個位線選擇多工器，用以選擇一預定數(shù)據(jù)線對一預定存儲單元放電；一上拉PMOS晶體管，連接一正電源供應器，當該PMOS晶體管的柵極通過一寫入?yún)⒖伎刂菩盘柖鴨訒r，用以選擇地透過該PMOS晶體管的源極與漏極，對該數(shù)據(jù)線施加一上拉電流；一自我閂鎖模塊，連接該上拉PMOS晶體管與該存儲單元之間，當該存儲單元被寫入一預定數(shù)據(jù)位時，用以避免該上拉電流透過該數(shù)據(jù)線流入該存儲單元；以及一數(shù)據(jù)輸入緩沖器，透過該位線選擇多工器連接該數(shù)據(jù)線，當該預定數(shù)據(jù)位為邏輯低準位時，用以對該數(shù)據(jù)線放電，此時該自我閂鎖模塊則防止該上拉電流流入該預定數(shù)據(jù)線。
本發(fā)明所述的存儲器程序控制電路，該自我閂鎖模塊更包括一第一PMOS晶體管，連接該寫入致能裝置與該存儲單元之間；以及一第二PMOS晶體管，與一第一NMOS晶體管串聯(lián)，該第二PMOS晶體管與該第一NMOS晶體管的柵極透過該數(shù)據(jù)線耦接該第一PMOS的一第一漏極，且該第二PMOS晶體管與該第一NMOS晶體管的漏極耦接該第一PMOS晶體管的柵極，其中該第二PMOS晶體管的一源極用以接收一寫入模式信號。
本發(fā)明所述的存儲器程序控制電路，該數(shù)據(jù)輸入緩沖器提供一偏壓電流，用以對該數(shù)據(jù)線放電，因此將該自我閂鎖模塊的該第二PMOS晶體管與第一NMOS晶體管的柵極電位下拉至低電壓準位，該寫入模式信號關(guān)閉該第一PMOS晶體管，因此避免該上拉電流透過該數(shù)據(jù)線流入該存儲單元。
本發(fā)明所述存儲器程序控制電路無需額外的電路，而通過執(zhí)行一預定偏壓控制與自我閂鎖以達到自我閂鎖功能。


圖1為根據(jù)本發(fā)明的一實施例的示意圖，用以表示一寫入控制電路利用一自我閂鎖模塊應用于一快閃存儲單元的示意圖；圖2根據(jù)本發(fā)明的一實施例的示意圖，用以表示一適用于多個存儲單元的寫入控制電路的示意圖。
具體實施例方式
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉出較佳實施例，并配合所附圖式，作詳細說明如下本發(fā)明提供一種寫入控制電路，適用于一存儲器模塊，如只讀存儲器、隨機存儲器以及快閃存儲器，以執(zhí)行一存儲單元的寫入程序或禁止(inhibiting)程序。本發(fā)明實現(xiàn)一種應用于一存儲器模塊的一自我閂鎖系統(tǒng)，用以提供在數(shù)據(jù)線上的漏電流的一個解決方案。該寫入控制電路同時對寫入程序所需的有效的寫入電流提供一種良好的控制方式。通過應用本發(fā)明，存儲器的寫入程序可以獲得改善且易于控制。通過應用一閂鎖式上拉裝置且設(shè)定一預定的偏壓電流以更容易調(diào)節(jié)多個觸發(fā)點，位線的漏電流可以被預先防制，如此就不會再影響到有效的寫入電流。為了改善存取時間，位線的提升(boost)也是有可能的，因此系統(tǒng)使得一般的讀取路徑與寫入路徑的分開運作變得簡單。值得注意的是下列的實施例僅是以一快閃存儲單元為例說明，非用以限制本發(fā)明之功能，在基于本發(fā)明的精神之下當可應用于任何種類的存儲單元。
圖1為根據(jù)本發(fā)明的一實施例的示意圖，用以表示一寫入控制電路100利用一自我閂鎖系統(tǒng)104應用于一存儲單元102的示意圖。該寫入控制電路100包括一存儲單元102、一自我閂鎖系統(tǒng)104以及一數(shù)據(jù)輸入緩沖器(data-in buffer)130。
在已知設(shè)計中，必須把位線的電壓上拉至高電壓準位以禁止寫入未被選取的位線。一上拉PMOS晶體管被用來在沒有譯碼的情形下對位線充電。寫入一存儲單元所需的有效寫入電流Iprog為偏壓電流IBIAS與上拉電流Ipull-up的差值(Iprog＝IBIAS-Ipull-up)。然而位線上會發(fā)生無預期的漏電流產(chǎn)生，使得偏壓電流降低且導致一不足的有效寫入電流Iprog。對這樣的問題是有解決方案的，如提高上拉電流，但這會影響有效寫入電流Iprog的控制。在本實施例中，該數(shù)據(jù)輸入緩沖器130與該自我閂鎖系統(tǒng)104被用來提供漏電流問題的一個解決方案，且不會影響有效寫入電流Iprog的控制。
該自我閂鎖系統(tǒng)104包括一寫入致能裝置116，較佳實施例為一PMOS晶體管，耦接一正電源供應器與一自我閂鎖模塊之間，較佳實施例為如PMOS晶體管118與128以及一NMOS晶體管126所示。該PMOS晶體管128的柵極端連接一數(shù)據(jù)線112，較佳實施例為一位線，且該PMOS晶體管128的漏極連接該PMOS晶體管118的柵極。該PMOS晶體管128的源極接收一寫入模式控制信號，用以選擇地設(shè)定該自我閂鎖模塊的狀態(tài)為一寫入狀態(tài)或一非寫入狀態(tài)。該NMOS晶體管126的柵極連接至該數(shù)據(jù)線112，該NMOS晶體管126的源極接地。該NMOS晶體管126的漏極連接該PMOS晶體管128的漏極與該PMOS晶體管118的柵極。
該自我閂鎖系統(tǒng)104連接至該存儲單元102，且透過一位線選擇多工器，較佳實施例為一Y型多工器，連接該數(shù)據(jù)輸入緩沖器130。該數(shù)據(jù)輸入緩沖器130包括一NMOS晶體管132，其柵極受控于一偏壓控制信號138且其源極接地。一組PMOS晶體管136與NMOS晶體管耦接在該存儲單元102與地電位之間，且與該NMOS晶體管132平行連接。
如同其他種類的存儲器寫入程序一樣，快閃存儲器的寫入程序也需要一存儲器地址(address)來決定對哪個存儲單元寫入。一字線106用以決定該存儲單元的一列地址且一位選擇線108決定該存儲單元的行地址。該Y型多工器110在從該位選擇線108接收一選擇信號，決定選擇哪一條數(shù)據(jù)線。舉例說明，圖1中只繪出一條數(shù)據(jù)線，但該Y型多工器110可控制多條數(shù)據(jù)線。舉例來說，假設(shè)該Y型多工器110選擇該數(shù)據(jù)線112，且該被寫入數(shù)據(jù)的存儲單元的地址可能為字線0且位選擇線0。雖然圖1僅以單一存儲單元為例說明，但任何已知技術(shù)人員當透過圖1的說明，在不脫離本發(fā)明的精神下，延伸至對多維度的存儲單元陣列的控制。
該電路100基本上具有兩種運作狀態(tài)一非寫入狀態(tài)與一寫入狀態(tài)。在非寫入狀態(tài)時，因為沒有數(shù)據(jù)要被寫入該存儲單元102中，因此不需要對存儲單元102提供寫入數(shù)據(jù)時那么高的有效寫入電流Iprog。更進一步來說，為了避免對該存儲單元102寫入數(shù)據(jù)，因此必須保持該數(shù)據(jù)線112維持在一高電壓準位。如此一來，該偏壓控制信號138會被下拉至低電壓準位，且一端點120會透過該Y型多工器110被充電至一高電壓準位。隨著該端點120被充電至高電壓準位，一端點124則被設(shè)定為一低電壓準位，且PMOS晶體管118被導通并以該上拉電流Ipull-up對該數(shù)據(jù)線112充電。如此一來也保證該PMOS晶體管可以在非寫入狀態(tài)時經(jīng)常保持導通。
當該寫入程序開始且時脈信號已被致能時，該端點120需要被充電至一高電壓準位以提供一足量程度的有效寫入電流。為了使該有效寫入電流能到達足量程度，該寫入?yún)⒖伎刂菩盘?14被偏壓以透過該寫入致能裝置116提供一預定電流。隨著該寫入致能裝置116被導通，該端點120電位被上拉至一高電壓準位VDD。因為該NMOS晶體管126會將該端點126的電位下拉至低電壓準位，使得該端點124仍然保持低電壓準位，因此使得該PMOS晶體管118盡管在該端點120為高電壓準位時仍持續(xù)導通。
在寫入狀態(tài)期間，該閂鎖控制信號122會因一寫入模式信號而被設(shè)定在邏輯高準位。施加在該端點120的偏壓可能不同，取決于寫入數(shù)據(jù)的狀態(tài)。如果要被寫入的數(shù)據(jù)為高準位，該端點120會因為沒有其他可供放電的路徑而持續(xù)保持高電壓準位。當欲寫入的數(shù)據(jù)值為邏輯高準位時，假設(shè)該漏電流的電流值小于上拉電流Ipull-up，該等數(shù)據(jù)線的漏電流就不足以形成問題，是因為該預定的上拉電流Ipull-up的預設(shè)值是大于已知的漏電流電流值。如果欲寫入的數(shù)據(jù)值為邏輯低準位時，該偏壓電流IBIAS會透過該NMOS晶體管132而對端點134放電。當該端點134的電壓準位高到使該PMOS晶體管136導通時，該端點134會開始對多余電流Iextra放電。該端點120的會被放電，且會隨著該端點134而被下拉到低電壓準位。當端點120的電壓準位足夠低時，該PMOS晶體管128會被導通，因此允許該閂鎖控制信號122中的該高電壓寫入模式信號將該端點124上拉至一高電壓準位，并關(guān)閉該PMOS晶體管118。當該PMOS晶體管118被關(guān)閉時，上拉電流Ipull-up的電流值為0，因此該偏壓電流IBIAS的電流值與該有效寫入電流Iprog的電流值相等。如此一來便可透過偏壓控制信號138來調(diào)整該偏壓電流IBIAS，以有效地控制該有效寫入電流Iprog的電流值。
圖2根據(jù)本發(fā)明的一實施例的示意圖，用以表示一具有兩條數(shù)據(jù)線以及四個存儲單元的電路140的電路圖。該寫入控制電路140具有多個存儲單元以供選擇執(zhí)行寫入動作的存儲器電路來更真實的表現(xiàn)存儲器實際運作情形。該字線106與142用以決定選擇那一列的存儲單元，以及與該Y型多工器110一起的位選擇信號用以決定選擇數(shù)據(jù)線112或數(shù)據(jù)線146。存儲器的地址可根據(jù)被選擇的字線與位線來決定。該寫入控制電路140中四個可使用的存儲單元分別是存儲單元102、148、150以及152。在本實施例中，存儲單元148的存儲器地址由該字線142與該數(shù)據(jù)線144所決定。
盡管圖2以多個存儲單元為例說明，但該寫入控制電路140對于每一個存儲單元的寫入的運作方式是與圖1的寫入控制電路100相同的。在寫入動作時仍然會具有兩種狀態(tài)，非寫入狀態(tài)以及寫入狀態(tài)。如同圖1的詳細說明一樣，該非寫入狀態(tài)會通過一上拉電流Ipull-up來維持該端點120保持在高電壓準位，使得該PMOS晶體管118在非寫入狀態(tài)時能維持導通。
在寫入狀態(tài)時，電路140會根據(jù)要被寫入存儲單元148的數(shù)據(jù)的狀態(tài)而有不同的運作。如果預被寫入的數(shù)據(jù)為邏輯高準位，由該寫入?yún)⒖伎刂菩盘?14偏壓的預定上拉電流Ipull-up，其電流值會被預先調(diào)整為大于已知的漏電流。如此一來該端點120會繼續(xù)保持高電壓準位，且不會因數(shù)據(jù)線上的漏電流而被放電。如果預被寫入的數(shù)據(jù)為邏輯低準位，隨著該PMOS晶體管136與該NMOS132被導通，該端點134會將該端點120下拉至低電壓準位。當端點120為電壓低準位時，PMOS晶體管128會被導通，且該閂鎖控制信號122會被調(diào)整為一電壓高準位以關(guān)閉PMOS晶體管118，同樣也停止該上拉電流Ipull-up被下拉的情形。因為有效寫入電流Iprog等于偏壓電流IBIAS，且在不考慮上拉電流Ipull-up的情形下，對有效寫入電流的控制也會變得更簡單。透過偏壓控制信號138就可輕易地控制偏壓電流IBIAS，同樣的也就可以輕易的控制有效寫入電流Iprog。
雖然本發(fā)明已通過較佳實施例說明如上，但該較佳實施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應有能力對該較佳實施例做出各種更改和補充，因此本發(fā)明的保護范圍以權(quán)利要求書的范圍為準。
附圖中符號的簡單說明如下100寫入控制電路102、148、150、152存儲單元104自我閂鎖系統(tǒng)106、142字線108、142位選擇線110Y型多工器112、146數(shù)據(jù)線114參考控制信號116寫入致能裝置
118PMOS晶體管120、124、134端點126NMOS晶體管128PMOS晶體管130數(shù)據(jù)輸入緩沖器132NMOS晶體管136PMOS晶體管138偏壓控制信號
權(quán)利要求
1.一種存儲器程序控制電路，其特征在于，透過一數(shù)據(jù)線連接至一存儲單元，用以在該存儲單元的寫入動作時控制一寫入電流，該存儲器程序控制電路包括一寫入致能裝置，連接一正電源供應器，用以選擇地施加一上拉電流至該數(shù)據(jù)線；以及一自我閂鎖模塊，連接該寫入致能裝置與該存儲單元之間，當該存儲單元被寫入一預定數(shù)據(jù)位時，用以避免該上拉電流透過該數(shù)據(jù)線流入該存儲單元。
2.根據(jù)權(quán)利要求1所述的存儲器程序控制電路，其特征在于，該寫入致能裝置為一PMOS晶體管，該PMOS晶體管的柵極受控于一寫入?yún)⒖伎刂菩盘枴?br> 3.根據(jù)權(quán)利要求1所述的存儲器程序控制電路，其特征在于，該自我閂鎖模塊包括一第一PMOS晶體管，連接該寫入致能裝置與該存儲單元之間；以及一第二PMOS晶體管，與一第一NMOS晶體管串聯(lián)，該第二PMOS晶體管與該第一NMOS晶體管的柵極透過該數(shù)據(jù)線耦接該第一PMOS的一第一漏極，且該第二PMOS晶體管與該第一NMOS晶體管的漏極耦接該第一PMOS晶體管的柵極，其中該第二PMOS晶體管的一源極用以接收一寫入模式信號。
4.根據(jù)權(quán)利要求1所述的存儲器程序控制電路，其特征在于，更包括一數(shù)據(jù)輸入緩沖器，透過一位線選擇多工器連接至該數(shù)據(jù)線，用以對該數(shù)據(jù)線放電。
5.根據(jù)權(quán)利要求4所述的存儲器程序控制電路，其特征在于，該數(shù)據(jù)輸入緩沖器更包括一第二NMOS晶體管，連接該數(shù)據(jù)線與一地電位，當該預定數(shù)據(jù)位為邏輯低準位時，用以對該數(shù)據(jù)線放電。
6.根據(jù)權(quán)利要求5所述的存儲器程序控制電路，其特征在于，該數(shù)據(jù)輸入緩沖器更包括一第三PMOS晶體管與一第三NMOS晶體管，以串聯(lián)方式連接，并與該第二NMOS晶體管并聯(lián)，用以形成一補充電流放電路徑。
7.一種存儲器程序控制電路，其特征在于，透過一數(shù)據(jù)線連接至一存儲單元，用以在該存儲單元的寫入動作時控制一寫入電流，該存儲器程序控制電路包括一寫入致能裝置，連接一正電源供應器，用以選擇地施加一上拉電流至該數(shù)據(jù)線；一自我閂鎖模塊，連接該寫入致能裝置與該存儲單元之間，當該存儲單元被寫入一預定數(shù)據(jù)位時，用以避免該上拉電流透過該數(shù)據(jù)線流入該存儲單元；以及一數(shù)據(jù)輸入緩沖器，連接該數(shù)據(jù)線，當該預定數(shù)據(jù)位為邏輯低準位時，用以對該數(shù)據(jù)線放電。
8.根據(jù)權(quán)利要求7所述的存儲器程序控制電路，其特征在于，該寫入致能裝置為一PMOS晶體管，該PMOS晶體管的柵極受控于一寫入?yún)⒖伎刂菩盘枴?br> 9.根據(jù)權(quán)利要求7所述的存儲器程序控制電路，其特征在于，該自我閂鎖模塊包括一第一PMOS晶體管，連接該寫入致能裝置與該存儲單元之間；以及一第二PMOS晶體管，與一第一NMOS晶體管串聯(lián)，該第二PMOS晶體管與該第一NMOS晶體管的柵極透過該數(shù)據(jù)線耦接該第一PMOS的一第一漏極，且該第二PMOS晶體管與該第一NMOS晶體管的漏極耦接該第一PMOS晶體管的柵極，其中該第二PMOS晶體管的一源極用以接收一寫入模式信號。
10.根據(jù)權(quán)利要求9所述的存儲器程序控制電路，其特征在于，該數(shù)據(jù)輸入緩沖器提供一偏壓電流，用以對該數(shù)據(jù)線放電，因此將該自我閂鎖模塊的該第二PMOS晶體管與第一NMOS晶體管的柵極電位下拉至低電壓準位，使該寫入模式信號關(guān)閉該第一PMOS晶體管，以避免該上拉電流透過該數(shù)據(jù)線流入該存儲單元。
11.根據(jù)權(quán)利要求10所述的存儲器程序控制電路，其特征在于，該數(shù)據(jù)輸入緩沖器更包括一第二NMOS晶體管，連接該數(shù)據(jù)線與一地電位，當該預定數(shù)據(jù)位為邏輯低準位時，用以對該數(shù)據(jù)線放電。
12.根據(jù)權(quán)利要求11所述的存儲器程序控制電路，其特征在于，該數(shù)據(jù)輸入緩沖器更包括一第三PMOS晶體管與一第三NMOS晶體管，以串聯(lián)方式連接，并與該第二NMOS晶體管并聯(lián)，用以形成一補充電流放電路徑。
13.一種存儲器程序控制電路，其特征在于，透過多條數(shù)據(jù)線連接至多個存儲單元，用以在該存儲單元的一寫入動作時控制一寫入電流，該存儲器程序控制電路包括至少一個位線選擇多工器，用以選擇一預定數(shù)據(jù)線對一預定存儲單元放電；一上拉PMOS晶體管，連接一正電源供應器，當該PMOS晶體管的柵極通過一寫入?yún)⒖伎刂菩盘柖鴨訒r，用以選擇地透過該PMOS晶體管的源極與漏極，對該數(shù)據(jù)線施加一上拉電流；一自我閂鎖模塊，連接該上拉PMOS晶體管與該存儲單元之間，當該存儲單元被寫入一預定數(shù)據(jù)位時，用以避免該上拉電流透過該數(shù)據(jù)線流入該存儲單元；以及一數(shù)據(jù)輸入緩沖器，透過該位線選擇多工器連接該數(shù)據(jù)線，當該預定數(shù)據(jù)位為邏輯低準位時，用以對該數(shù)據(jù)線放電，此時該自我閂鎖模塊則防止該上拉電流流入該預定數(shù)據(jù)線。
14.根據(jù)權(quán)利要求13所述的存儲器程序控制電路，其特征在于，該自我閂鎖模塊更包括一第一PMOS晶體管，連接該寫入致能裝置與該存儲單元之間；以及一第二PMOS晶體管，與一第一NMOS晶體管串聯(lián)，該第二PMOS晶體管與該第一NMOS晶體管的柵極透過該數(shù)據(jù)線耦接該第一PMOS的一第一漏極，且該第二PMOS晶體管與該第一NMOS晶體管的漏極耦接該第一PMOS晶體管的柵極，其中該第二PMOS晶體管的一源極用以接收一寫入模式信號。
15.根據(jù)權(quán)利要求14所述的存儲器程序控制電路，其特征在于，該數(shù)據(jù)輸入緩沖器提供一偏壓電流，用以對該數(shù)據(jù)線放電，因此將該自我閂鎖模塊的該第二PMOS晶體管與第一NMOS晶體管的柵極電位下拉至低電壓準位，該寫入模式信號關(guān)閉該第一PMOS晶體管，因此避免該上拉電流透過該數(shù)據(jù)線流入該存儲單元。
全文摘要
本發(fā)明提供一種存儲器程序控制電路，也就是涉及一種寫入控制電路，該存儲器寫入控制電路透過一數(shù)據(jù)線連接一存儲單元，在該存儲單元的數(shù)據(jù)寫入運作時用以控制一寫入電流，利用此寫入電流使數(shù)據(jù)線自動下降或上升，即選取或未選取，因而不需要額外的地址譯碼電路。該存儲器寫入控制電路包括一寫入致能裝置以及該存儲單元，用以在該存儲單元被寫入一預定數(shù)據(jù)時，數(shù)據(jù)線的選取及不選取可以自動到達預定偏壓，而不需要額外的閂鎖電路。
文檔編號G11C16/06GK1832022SQ200510134039
公開日2006年9月13日 申請日期2005年12月22日 優(yōu)先權(quán)日2004年12月22日
發(fā)明者王健帆 申請人:臺灣積體電路制造股份有限公司