專利名稱：存儲(chǔ)器輸出級(jí)電路以及存儲(chǔ)器數(shù)據(jù)輸出的方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于存儲(chǔ)器的輸出級(jí)電路，特別是有關(guān)于靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，SRAM)的輸出級(jí)電路。
背景技術(shù)：
于存儲(chǔ)器中，數(shù)據(jù)大多是二進(jìn)制位(binary bit)，每一位需有一個(gè)電路單元負(fù)責(zé)存儲(chǔ)其狀態(tài)是0或1，此電路單元稱為存儲(chǔ)單元，它們排列成矩形數(shù)組，構(gòu)成存儲(chǔ)器的主體。在存儲(chǔ)器內(nèi)，被選中的存儲(chǔ)單元可由控制電路的輸出信號(hào)決定數(shù)據(jù)的寫(xiě)入及讀出。在寫(xiě)入時(shí)，可通過(guò)輸入輸出選取電路選定存儲(chǔ)單元，再將欲寫(xiě)入的位存入存儲(chǔ)單元內(nèi)。反之，在讀出時(shí)，可通過(guò)輸入輸出選取電路選定存儲(chǔ)單元，將其所儲(chǔ)存的位狀態(tài)以電流或電壓方式經(jīng)由輸出級(jí)電路送出來(lái)。因?yàn)閺拇鎯?chǔ)單元讀出的電流或電壓很小，所以要經(jīng)輸出放大器增強(qiáng)其電流或電壓，使其成為標(biāo)準(zhǔn)的數(shù)字信號(hào)(digital signal)后再輸出。
靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，SRAM)為一種只要電源供應(yīng)不中斷，便能于其中保留住所儲(chǔ)存的數(shù)據(jù)位的隨機(jī)存取存儲(chǔ)器。與動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic random access memory，DRAM)不同的是，SRAM不需周期性的刷新(refresh)，而SRAM的數(shù)據(jù)存取速度亦較DRAM為快。因此SRAM經(jīng)常被用來(lái)作計(jì)算機(jī)的高速緩存(cache memory)，或做為視頻卡中數(shù)字至模擬信號(hào)轉(zhuǎn)換器的部分隨機(jī)存取存儲(chǔ)器。
SRAM的存取時(shí)間決定了SRAM的效能，因?yàn)樵摯嫒r(shí)間決定了存儲(chǔ)器與控制單元或中央處理單元間協(xié)同運(yùn)作的速度。由于SRAM中有數(shù)以千計(jì)的SRAM單元耦接至輸出級(jí)電路，造成輸出級(jí)電路上耦接了大量的寄生電容，由于SRAM單元的驅(qū)動(dòng)力(driving ability)很弱，而該等寄生電容會(huì)造成輸出上的延遲，便形成影響SRAM讀取時(shí)間的關(guān)鍵因素。因此如何設(shè)計(jì)輸出級(jí)電路以縮短SRAM的讀取時(shí)間，便成為提升SRAM效能的重點(diǎn)課題。

發(fā)明內(nèi)容
本發(fā)明提供一種存儲(chǔ)器輸出級(jí)電路，以解決現(xiàn)有技術(shù)存在的問(wèn)題。在一實(shí)施例中，該存儲(chǔ)器輸出級(jí)電路包括第一預(yù)充電電路，耦接至讀取位線，該讀取位線耦接至多個(gè)存儲(chǔ)器單元的輸出端，而該第一預(yù)充電電路用以于讀取該等多個(gè)存儲(chǔ)器單元時(shí)，于選定該等多個(gè)存儲(chǔ)器單元中的目標(biāo)存儲(chǔ)單元前將該讀取位線充電至高電位。感測(cè)放大器電路，耦接至該讀取位線，用以于讀取該等多個(gè)存儲(chǔ)器單元時(shí)，于該目標(biāo)存儲(chǔ)單元被選定后檢測(cè)該讀取位在線的電壓，并與該高電位相比較后，輸出比較結(jié)果信號(hào)于第一輸出節(jié)點(diǎn)與該比較結(jié)果信號(hào)的反相信號(hào)于第二輸出節(jié)點(diǎn)。
本發(fā)明還提供一種存儲(chǔ)器數(shù)據(jù)輸出的方法，用于將目標(biāo)存儲(chǔ)單元的數(shù)據(jù)讀取出來(lái)。該存儲(chǔ)器數(shù)據(jù)的輸出方法包含下列步驟首先，預(yù)充電讀取位線至高電位，該讀取位線耦接至該目標(biāo)存儲(chǔ)單元。其次選定該目標(biāo)存儲(chǔ)單元，以釋放該目標(biāo)讀取單元中儲(chǔ)存的電位至該讀取位在線。接著檢測(cè)該讀取位線的電壓并與高電位電壓源比較。接著輸出比較結(jié)果信號(hào)于第一輸出節(jié)點(diǎn)，同時(shí)輸出該比較結(jié)果信號(hào)的反相信號(hào)于第二輸出節(jié)點(diǎn)。
為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉數(shù)較佳實(shí)施例，并配合所附圖示，作詳細(xì)說(shuō)明如下。


圖1為一靜態(tài)隨機(jī)存取存儲(chǔ)器單元的電路圖；圖2為一靜態(tài)隨機(jī)存取存儲(chǔ)器的輸出級(jí)電路；圖3為本發(fā)明的靜態(tài)隨機(jī)存取存儲(chǔ)器的輸出級(jí)電路；圖4a為預(yù)充電信號(hào)與讀取字符線的電壓的時(shí)序圖；圖4b為讀取位線的電壓的時(shí)序圖；圖4c為感測(cè)放大器控制信號(hào)的電壓的時(shí)序圖；圖4d為輸出信號(hào)的時(shí)序圖。
100～靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元；112、116～拉升晶體管；114、118～拉降晶體管；122、124～通路門晶體管；
126、128～讀出端口晶體管；WWL～寫(xiě)入字符線；WBL～寫(xiě)入位線；WBL～寫(xiě)入反相位線；RWL～讀取字符線；RBL～讀取位線；Vdd～電壓源；130～節(jié)點(diǎn)；200～相關(guān)技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的輸出級(jí)電路；202～寄生電容；204～預(yù)充電電路(pre-charge circuit)；206～數(shù)據(jù)儲(chǔ)存電路；208～反相電路(inverter)；PRE～預(yù)充電信號(hào)；OUT～輸出信號(hào)；212、214、218、222～PMOS晶體管；216、220、224～NMOS晶體管；300～靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的輸出級(jí)電路；302～寄生電容；304～第一預(yù)充電電路；308～第二預(yù)充電電路；306～感測(cè)放大器電路(sense amplifier)；310～鎖存電路(latch)；311～反相器(inverter)；312、314、318、330、332、334～PMOS晶體管；316、320、322、324、326～NMOS晶體管；336、338～“與非”門；SAC～感測(cè)放大器控制信號(hào)；342、344～節(jié)點(diǎn)；具體實(shí)施方式
圖1為一靜態(tài)隨機(jī)存取存儲(chǔ)器單元100的電路圖。靜態(tài)隨機(jī)存取存儲(chǔ)器單元100為一雙端口(dual port)的8晶體管(8T)結(jié)構(gòu)的存儲(chǔ)單元，其具有單一輸出端。該等8個(gè)晶體管包括拉升晶體管112與116、拉降晶體管114與118、通路門晶體管122與124、以及讀出端口晶體管126與128。其中拉升晶體管112與116為PMOS晶體管，而拉降晶體管114與118、通路門晶體管122與124、以及讀出端口晶體管126與128為NMOS晶體管。但本發(fā)明仍可容許其它的NMOS與PMOS晶體管的配置。
拉升晶體管112與116的源極耦接至電壓源Vdd。拉升晶體管112的漏極耦接至通路門晶體管124的源極、拉降晶體管114的漏極、與拉升晶體管116的柵極。同樣地，拉升晶體管116的漏極耦接至通路門晶體管122的源極、拉降晶體管118的漏極、與拉升晶體管112的柵極。拉升晶體管112的柵極亦耦接至拉降晶體管114的柵極。同樣地，拉升晶體管116的柵極亦耦接至拉降晶體管118的柵極，以及讀出端口晶體管126的柵極。拉降晶體管114與118的源極接地。讀出端口晶體管126的源極亦接地。
通路門晶體管122與124的漏極分別耦接至寫(xiě)入位線WBL(write bit line)及寫(xiě)入反相位線WBL(write bit bar line)。通路門晶體管122、124的柵極耦接至寫(xiě)入字符線WWL(write word line)。讀出端口晶體管126與128耦接介于地電壓與讀取位線RBL(read bit line)之間，其中讀出端口晶體管128的柵極耦接至讀取字符線RWL(read word line)。寫(xiě)入位線WBL、寫(xiě)入反相位線WBL、寫(xiě)入字符線WWL、讀取位線RBL、讀取字符線RWL可延伸至其它SRAM存儲(chǔ)單元或其它元件，包括數(shù)據(jù)的行列鎖存器(row and column latch)、解碼器(decoder)、選擇驅(qū)動(dòng)器(select driver)、控制邏輯電路、感應(yīng)放大器、多工器、緩沖器等等。
圖2為一靜態(tài)隨機(jī)存取存儲(chǔ)器的輸出級(jí)電路200。輸出級(jí)電路200包含預(yù)充電電路(pre-charge circuit)204、數(shù)據(jù)儲(chǔ)存電路206、以及反相電路(inverter)208。其中晶體管212、214、218與222為PMOS晶體管，而晶體管216、220與224為NMOS晶體管。輸出級(jí)電路200的輸入端為讀取位線RBL，該讀取位線RBL耦接至多個(gè)的SRAM單元100的輸出端。由于經(jīng)由讀取位線RBL耦接了為數(shù)甚多的SRAM單元，因此讀取位線RBL上等同于耦接了甚大的寄生電容，該寄生電容以耦接于讀取位線RBL與地電壓間的寄生電容202表示。
圖1中的SRAM單元100，其中所儲(chǔ)存的值可能為0或1，因此節(jié)點(diǎn)130亦視SRAM的儲(chǔ)存值而可能為高電位或低電位。若節(jié)點(diǎn)130為高電位，則讀出端口晶體管126導(dǎo)通；反之若節(jié)點(diǎn)130為低電位，則讀出端口晶體管126關(guān)閉。此時(shí)假設(shè)欲對(duì)該SRAM單元進(jìn)行讀取。于讀取SRAM單元之前，必須藉由預(yù)充電電路204，將讀取位線RBL預(yù)先充電至高電位Vdd；而進(jìn)行充電時(shí)，先將預(yù)先充電信號(hào)PRE下降至低電位，PMOS晶體管212便導(dǎo)通，連帶將讀取位線RBL預(yù)先充電至高電位。當(dāng)讀取位線RBL充電完畢后，便將預(yù)先充電信號(hào)PRE提升至高電位，以關(guān)閉PMOS晶體管212。然后，被選取的SRAM單元100的讀取字符線RWL的電壓將升至高電位，以導(dǎo)通讀出端口晶體管128。
此時(shí)若節(jié)點(diǎn)130為高電位，則讀出端口晶體管126與128將均呈導(dǎo)通狀態(tài)；而由于晶體管126的源極接地，因此連帶整條讀取位線RBL的電壓也會(huì)逐漸被下拉至地電位。但因?yàn)榧纳娙?02的存在，因此讀取位線RBL的電壓將呈緩慢下降，也因而延長(zhǎng)了SRAM的讀取時(shí)間。當(dāng)數(shù)據(jù)儲(chǔ)存電路206收到讀取位線RBL的低電位，將輸出高電位。然后，由NMOS晶體管224與PMOS晶體管222組成的反相電路208便反轉(zhuǎn)數(shù)據(jù)儲(chǔ)存電路206的輸出，而于輸出端OUT輸出低電位。
若節(jié)點(diǎn)130為低電位，則讀出端口晶體管126將呈關(guān)閉狀態(tài)，無(wú)法拉低讀取位線RBL的電壓；因此整條讀取位線RBL的電壓仍然維持于預(yù)充電后的高電位。當(dāng)數(shù)據(jù)儲(chǔ)存電路206收到讀取字符線RWL的高電位，將輸出低電位。然后，反相電路208便反轉(zhuǎn)數(shù)據(jù)儲(chǔ)存電路206的輸出，而于輸出端OUT輸出高電位。
圖3所示為本發(fā)明實(shí)施例的一靜態(tài)隨機(jī)存取存儲(chǔ)器的輸出級(jí)電路300。輸出級(jí)電路300包含第一預(yù)充電電路(pre-charge circuit)304、第二預(yù)充電電路308、感測(cè)放大器電路(sense amplifier)306、鎖存電路(latch)310、以及反相器(inverter)311。其中晶體管312、314、318、330、332與334為PMOS晶體管，而晶體管316、320、322、324與326為NMOS晶體管。輸出級(jí)電路300的輸入端為讀取位線RBL，該讀取位線RBL耦接至多個(gè)的SRAM單元100的輸出端。由于經(jīng)由讀取位線RBL耦接了為數(shù)甚多的SRAM單元，因此讀取位線RBL上等同于耦接了甚大的寄生電容，該寄生電容以耦接于讀取位線RBL與地電壓間的寄生電容302表示。
第一預(yù)充電電路304包括耦接于電壓源Vdd與讀取位線RBL之間的PMOS晶體管312，其柵極耦接至預(yù)先充電信號(hào)PRE。感測(cè)放大器電路306將讀取位線RBL的電壓與高電位Vdd相比較后，于節(jié)點(diǎn)342與344輸出兩反相的輸出信號(hào)。感測(cè)放大器電路306包括NMOS晶體管316、320、322、324、326與PMOS晶體管314、318。其中晶體管326的漏極耦接至差動(dòng)輸入晶體管324與322的源極，晶體管326的源極接地，其柵極耦接至感測(cè)放大器控制信號(hào)SAC。差動(dòng)輸入晶體管322的柵極耦接至讀取位線RBL，而其漏極耦接至晶體管316的源極。差動(dòng)輸入晶體管324的柵極耦接至電壓源Vdd，而其漏極耦接至晶體管320的源極。PMOS晶體管314的柵極與NMOS晶體管316的柵極相耦接后，更與PMOS晶體管318的漏極及NMOS晶體管320的漏極耦接于節(jié)點(diǎn)342。PMOS晶體管318的柵極與NMOS晶體管320的柵極相耦接后，更與PMOS晶體管314的漏極及NMOS晶體管316的漏極耦接于節(jié)點(diǎn)344。而PMOS晶體管314與318的源極耦接至電壓源Vdd。
第二預(yù)充電電路308包括PMOS晶體管330、332與334，三者的柵極均耦接至預(yù)先充電信號(hào)PRE。PMOS晶體管330的源極耦接至電壓源Vdd，其漏極耦接至節(jié)點(diǎn)342。PMOS晶體管332的源極耦接至電壓源Vdd，其漏極耦接至節(jié)點(diǎn)344。PMOS晶體管334耦接于節(jié)點(diǎn)342與344之間。鎖存電路310用于鎖定并儲(chǔ)存節(jié)點(diǎn)342與344輸出的電壓，包括NAND(“與非”)門336與338。其中NAND門336的一輸入端耦接至節(jié)點(diǎn)342，另一輸入端耦接至NAND門338的輸出端；而NAND門338的一輸入端耦接至節(jié)點(diǎn)344，另一輸入端耦接至NAND門336的輸出端。反相器311耦接至鎖存電路310的NAND門336的輸出端。
圖1中的SRAM單元100，其中所儲(chǔ)存的值可能為0或1，因此節(jié)點(diǎn)130亦視SRAM的儲(chǔ)存值而可能為高電位或低電位。若節(jié)點(diǎn)130為高電位，則讀出端口晶體管126導(dǎo)通；反之若節(jié)點(diǎn)130為低電位，則讀出端口晶體管126關(guān)閉。此時(shí)假設(shè)欲對(duì)該SRAM單元進(jìn)行讀取。于讀取SRAM單元之前，必須藉由第一預(yù)充電電路304，將讀取位線RBL預(yù)先充電至高電位(例如為電壓源Vdd的高電位)；而進(jìn)行充電時(shí)，先將預(yù)先充電信號(hào)PRE下降至低電位，PMOS晶體管312便導(dǎo)通，連帶將讀取位線RBL預(yù)先充電至高電位。于此同時(shí)，第二預(yù)充電電路308中的預(yù)先充電信號(hào)PRE亦下降至低電位，PMOS晶體管330、332與334便導(dǎo)通，以將節(jié)點(diǎn)342與344充電至高電位(例如為電壓源Vdd的高電位)。節(jié)點(diǎn)342與334為感測(cè)放大器電路306的兩反相輸出端與鎖存電路310的兩反相輸入端的耦接點(diǎn)。當(dāng)讀取位線RBL充電完畢后，便將PMOS晶體管312的柵極的預(yù)先充電信號(hào)PRE提升至高電位，以關(guān)閉PMOS晶體管312。此時(shí)由于預(yù)先充電信號(hào)PRE提升至高電位，PMOS晶體管330、332與334亦被關(guān)閉，因此節(jié)點(diǎn)342與344兩者互相獨(dú)立不相耦接。然后，被選取的SRAM單元100的讀取字符線RWL的電壓將升至高電位，以導(dǎo)通讀出端口晶體管128。見(jiàn)圖4a，其中預(yù)先充電信號(hào)PRE先提升至高電位，接著讀取字符線RWL亦升至高電位。
此時(shí)若節(jié)點(diǎn)130為高電位，則讀出端口晶體管126與128將均呈導(dǎo)通狀態(tài)；而由于晶體管126的源極接地，因此連帶整條讀取位線RBL的電壓也會(huì)逐漸被下拉至地電位。但因?yàn)榧纳娙?02的存在，因此讀取位線RBL的電壓將呈緩慢下降，如圖4b所示。此時(shí)將藉由感測(cè)放大器電路306，檢測(cè)兩差動(dòng)輸入晶體管322與324的柵極電壓并進(jìn)行比較，并將結(jié)果輸出兩互為反相的電壓于節(jié)點(diǎn)342與344。此時(shí)由于讀取位線RBL的電壓下降較慢，必須取適當(dāng)時(shí)間點(diǎn)啟動(dòng)感測(cè)放大器電路306，使NMOS晶體管322的柵極電壓下降量夠大以輸出正確的讀取結(jié)果，但又不會(huì)將讀取時(shí)間拖延過(guò)長(zhǎng)。當(dāng)感測(cè)放大器控制信號(hào)SAC升至高電位時(shí)，NMOS晶體管326便導(dǎo)通，以啟動(dòng)感測(cè)放大器電路306。請(qǐng)見(jiàn)圖4c，若感測(cè)放大器控制信號(hào)SAC如虛線c1～c3所示般過(guò)早升至高電位時(shí)，則感測(cè)放大器306會(huì)于節(jié)點(diǎn)342輸出錯(cuò)誤的高電位，如圖4d中的虛線d1～d3所示。若感測(cè)放大器控制信號(hào)SAC如實(shí)線c4～c8所示般于恰當(dāng)時(shí)間升至高電位時(shí)，則感測(cè)放大器306會(huì)于節(jié)點(diǎn)342輸出正確的低電位(如圖4d中的實(shí)線d4～d8所示)，并于節(jié)點(diǎn)344輸出與節(jié)點(diǎn)342反相的高電位。
然后，由NAND門336與338組成的鎖存電路310便接收感測(cè)放大器電路306于節(jié)點(diǎn)342與344的輸出，并持續(xù)輸出與節(jié)點(diǎn)342反相的高電位。最后，反相器311反轉(zhuǎn)鎖存電路310的輸出，而于輸出端OUT輸出低電位。
反之，若節(jié)點(diǎn)130為低電位，則讀出端口晶體管126將呈關(guān)閉狀態(tài)，無(wú)法拉低讀取位線RBL的電壓；因此整條讀取位線RBL的電壓仍然維持于預(yù)充電后的高電位。由于此時(shí)感測(cè)放大器306的差動(dòng)輸入晶體管322與324的柵極電壓皆為高電位，將無(wú)法得到正確的輸出。為解決此一問(wèn)題，本發(fā)明特地加大差動(dòng)輸入晶體管322的柵極寬度(gate width)，例如差動(dòng)輸入晶體管322的柵極寬度可為差動(dòng)輸入晶體管324的柵極寬度的1.5倍，以便使差動(dòng)輸入晶體管322與324的柵極接至相同電壓Vdd時(shí)晶體管322有較小的導(dǎo)通電阻，以便于差動(dòng)輸入晶體管322的漏極產(chǎn)生較差動(dòng)輸入晶體管324的漏極為大的電位下拉能力，進(jìn)而使晶體管316的漏極產(chǎn)生低電位，晶體管320的漏極產(chǎn)生高電位。因此當(dāng)感測(cè)放大器電路306收到讀取字符線RWL的高電位，將于節(jié)點(diǎn)342輸出高電位，并于節(jié)點(diǎn)344輸出低電位。然后，由NAND門336與338組成的鎖存電路310便接收感測(cè)放大器電路306于節(jié)點(diǎn)342與344的輸出，并持續(xù)輸出與節(jié)點(diǎn)342反相的低電位。最后，反相器311反轉(zhuǎn)鎖存電路310的輸出，而于輸出端OUT輸出高電位。
最后，我們可于圖4d中比較圖3的本發(fā)明實(shí)施例與圖2的相關(guān)技術(shù)的輸出結(jié)果。若感測(cè)放大器控制信號(hào)SAC是于適當(dāng)?shù)臅r(shí)點(diǎn)啟動(dòng)，如圖4c中的c4～c8，則其對(duì)應(yīng)的輸出如圖4d中的d4～d8所示。而圖2的相關(guān)技術(shù)的輸出結(jié)果如圖4d中標(biāo)為e的虛線所示。于圖中可見(jiàn)d4～d8的輸出較相關(guān)技術(shù)的輸出快約1～3ns，因此使用本電路于SRAM的輸出級(jí)可比傳統(tǒng)的電路更快得到輸出結(jié)果。
本發(fā)明于單端輸出的SRAM的輸出電路中運(yùn)用感測(cè)放大器，藉此將為小的差動(dòng)信號(hào)放大，以加快SRAM的讀取速度。該感測(cè)放大器的兩輸入端分別接上電壓源Vdd與讀取位線。而為了避免當(dāng)讀取位在線的SRAM輸出亦為高電位時(shí)，感測(cè)放大器的兩輸入端皆為高電位所導(dǎo)致無(wú)法正確判讀的情形，因此采用非對(duì)稱的設(shè)計(jì)，將感測(cè)放大器中耦接到讀取位線的晶體管柵極寬度增大，以減小該晶體管的導(dǎo)通電阻，而于感測(cè)放大器的兩輸入端皆為高電位時(shí)能得到正確的輸出。因此使用本電路作為SRAM的輸出級(jí)電路可有效減少SRAM的讀取時(shí)間，而增進(jìn)該SRAM的效能。
上述已描述了本發(fā)明的數(shù)實(shí)施例。本領(lǐng)域技術(shù)人員應(yīng)明了，他們可將本發(fā)明實(shí)施例修改或作為設(shè)計(jì)的基礎(chǔ)，以達(dá)到與本文所介紹的實(shí)施例相同的目的或便利性。本領(lǐng)域技術(shù)人員亦應(yīng)明了，上述的等值結(jié)構(gòu)物并未超越本發(fā)明的精神與范疇，即使本領(lǐng)域技術(shù)人員作出各種形式的修改、替換或改變，只要仍符合本發(fā)明的精神，便仍然屬于本發(fā)明的保護(hù)范疇。
權(quán)利要求
1.一種存儲(chǔ)器輸出級(jí)電路，包括第一預(yù)充電電路，耦接至讀取位線，該讀取位線耦接至多個(gè)存儲(chǔ)器單元的輸出端，而該第一預(yù)充電電路用以于讀取該多個(gè)存儲(chǔ)器單元時(shí)，于選定該多個(gè)存儲(chǔ)器單元中的目標(biāo)存儲(chǔ)單元前將該讀取位線充電至高電位；以及感測(cè)放大器電路，耦接至該讀取位線，用以于讀取該等多個(gè)存儲(chǔ)器單元時(shí)，于該目標(biāo)存儲(chǔ)單元被選定后檢測(cè)該讀取位在線的電壓，并與該高電位相比較后，輸出比較結(jié)果信號(hào)于第一輸出節(jié)點(diǎn)與該比較結(jié)果信號(hào)的反相信號(hào)于第二輸出節(jié)點(diǎn)。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，其中該感測(cè)放大器電路包括第一差動(dòng)輸入晶體管與第二差動(dòng)輸入晶體管，該第一差動(dòng)輸入晶體管的柵極耦接至該讀取位線，而該第二差動(dòng)輸入晶體管的柵極耦接至該高電位，其中該第一差動(dòng)輸入晶體管的柵極寬度大于該第二差動(dòng)輸入晶體管的柵極寬度，藉以降低該第一差動(dòng)輸入晶體管的導(dǎo)通電阻，以便于該讀取位在線電位為高電位時(shí)使該感測(cè)放大器仍可輸出正確的該比較結(jié)果信號(hào)。
3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器輸出級(jí)電路，其中該第一與第二差動(dòng)輸入晶體管皆為NMOS晶體管。
4.根據(jù)權(quán)利要求2所述的存儲(chǔ)器輸出級(jí)電路，其中該第一差動(dòng)輸入晶體管的柵極寬度約為該第二差動(dòng)輸入晶體管的柵極寬度的1.5倍。
5.根據(jù)權(quán)利要求2所述的存儲(chǔ)器輸出級(jí)電路，其中該感測(cè)放大器電路還包括第一PMOS晶體管，耦接于該高電位與第一輸出節(jié)點(diǎn)之間，其柵極耦接至第二輸出節(jié)點(diǎn)；第二PMOS晶體管，耦接于該高電位與該第二輸出節(jié)點(diǎn)之間，其柵極耦接至該第一輸出節(jié)點(diǎn)；第一NMOS晶體管，耦接于該第一輸出節(jié)點(diǎn)與該第一差動(dòng)輸入晶體管的漏極之間，其柵極耦接至該第二輸入節(jié)點(diǎn)；第二NMOS晶體管，耦接于該第二輸出節(jié)點(diǎn)與該第二差動(dòng)輸入晶體管的漏極之間，其柵極耦接至該第一輸入節(jié)點(diǎn)；以及第三NMOS晶體管，耦接于該第一與第二差動(dòng)輸入晶體管的源極與接地電壓之間，其柵極耦接至感測(cè)放大器控制信號(hào)，而該感測(cè)放大器控制信號(hào)可導(dǎo)通該第三NMOS晶體管以啟動(dòng)該感測(cè)放大器電路。
6.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，還包括第二預(yù)充電電路，耦接至該第一與第二輸出節(jié)點(diǎn)，用以于該目標(biāo)存儲(chǔ)單元被選定前將該第一與第二輸出節(jié)點(diǎn)的電位提升至高電位。
7.根據(jù)權(quán)利要求6所述的存儲(chǔ)器輸出級(jí)電路，其中該第二預(yù)充電電路包括第三PMOS晶體管，耦接于該高電位與該第二輸出節(jié)點(diǎn)之間，其柵極耦接至預(yù)充電信號(hào)，而該預(yù)充電信號(hào)可導(dǎo)通該第三PMOS晶體管以將該第二輸出節(jié)點(diǎn)提升至高電位；第四PMOS晶體管，耦接于該高電位與該第一輸出節(jié)點(diǎn)之間，其柵極耦接至該預(yù)充電信號(hào)，而該預(yù)充電信號(hào)可導(dǎo)通該第四PMOS晶體管以將該第一輸出節(jié)點(diǎn)提升至高電位；以及第五PMOS晶體管，耦接于該第一與第二輸出節(jié)點(diǎn)之間，其柵極耦接至該預(yù)充電信號(hào)，而該預(yù)充電信號(hào)可導(dǎo)通該第五PMOS晶體管以連接該第一與第二輸出節(jié)點(diǎn)。
8.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，其中該第一預(yù)充電電路包括第六PMOS晶體管，耦接于該高電位與該讀取位線之間，其柵極耦接至預(yù)充電信號(hào)，而該預(yù)充電信號(hào)可導(dǎo)通該第六PMOS晶體管以將該讀取位線提升至高電位。
9.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，還包含鎖存電路，經(jīng)該第一與第二輸出節(jié)點(diǎn)耦接至該感測(cè)放大器，用于儲(chǔ)存該感測(cè)放大器電路所輸出的該比較結(jié)果信號(hào)。
10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器輸出級(jí)電路，其中該鎖存電路包括第一“與非”門，其兩輸入端分別耦接至該第一輸出節(jié)點(diǎn)與第二“與非”門的輸出端；以及該第二“與非”門，其兩輸入端分別耦接至該第二輸出節(jié)點(diǎn)與該第一“與非”門的輸出端；
11.根據(jù)權(quán)利要求9所述的存儲(chǔ)器輸出級(jí)電路，還包括反相器，耦接至該鎖存電路，用于將該比較結(jié)果信號(hào)反相并輸出于輸出端。
12.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，其中各該等多個(gè)存儲(chǔ)器單元皆包括第一讀出端口晶體管，耦接于第二讀出端口晶體管的漏極與該讀取位線之間，其柵極耦接至讀取字符線，而該讀取字符線可導(dǎo)通該第一讀出端口晶體管以使該讀取位線與該第二讀出端口晶體管的漏極相耦接，而當(dāng)耦接至該靜態(tài)隨機(jī)存取存儲(chǔ)器單元的該讀取字符線的電壓升至高電位時(shí)，便可選定一存儲(chǔ)器單元為該目標(biāo)存儲(chǔ)單元；以及該第二讀出端口晶體管，其源極耦接于該低電位，其柵極電壓視該靜態(tài)隨機(jī)存取存儲(chǔ)器單元所儲(chǔ)存的位而為高電位或低電位；其中當(dāng)該靜態(tài)隨機(jī)存取存儲(chǔ)器單元受選定，且該第二讀出端口晶體管的柵極電壓為高電位時(shí)，可導(dǎo)通該第一與該第二讀出端口晶體管，而下拉該讀取位線的電位至低電位。
13.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，其中該電路為靜態(tài)隨機(jī)存取存儲(chǔ)器的輸出級(jí)電路。
14.一種存儲(chǔ)器數(shù)據(jù)輸出的方法，用于將目標(biāo)存儲(chǔ)單元的數(shù)據(jù)讀取出來(lái)，包含有預(yù)充電讀取位線至高電位，該讀取位線耦接至該目標(biāo)存儲(chǔ)單元；選定該目標(biāo)存儲(chǔ)單元，以釋放該目標(biāo)讀取單元中儲(chǔ)存的電位至該讀取位在線；檢測(cè)該讀取位線的電壓并與高電位電壓源比較；以及輸出比較結(jié)果信號(hào)于第一輸出節(jié)點(diǎn)，同時(shí)輸出該比較結(jié)果信號(hào)的反相信號(hào)于第二輸出節(jié)點(diǎn)。
15.根據(jù)權(quán)利要求14所述的存儲(chǔ)器數(shù)據(jù)輸出方法，還包含于選定該目標(biāo)存儲(chǔ)單元前，將該第一輸出節(jié)點(diǎn)以及第二輸出節(jié)點(diǎn)的電位提升至該高電位。
16.根據(jù)權(quán)利要求14所述的存儲(chǔ)器數(shù)據(jù)輸出方法，還包含將該比較結(jié)果信號(hào)反相后輸出。
17.根據(jù)權(quán)利要求14所述的存儲(chǔ)器數(shù)據(jù)輸出方法，其中當(dāng)該存儲(chǔ)器數(shù)據(jù)為1時(shí)，使得該讀取位線的電壓拉至低電位，比較該讀取位線的電壓與該高電位電壓源后，于該第一輸出節(jié)點(diǎn)輸出低電位，于該第二輸出節(jié)點(diǎn)輸出高電位。
18.根據(jù)權(quán)利要求14所述的存儲(chǔ)器數(shù)據(jù)輸出方法，其中還包含利用控制信號(hào)于適當(dāng)時(shí)間點(diǎn)比較該讀取位線的電壓與該高電位電壓源。
19.根據(jù)權(quán)利要求14所述的存儲(chǔ)器數(shù)據(jù)輸出方法，其中當(dāng)該存儲(chǔ)器數(shù)據(jù)為0時(shí)，讀取位線的電壓上拉至高電位，比較該讀取位線的電壓與該高電位電壓源后，于該第一輸出節(jié)點(diǎn)輸出高電位，于該第二輸出節(jié)點(diǎn)輸出低電位。
20.根據(jù)權(quán)利要求14所述的存儲(chǔ)器數(shù)據(jù)輸出方法，其中利用非對(duì)稱感測(cè)放大器使得當(dāng)該讀取位線的電壓充電至如同該高電位電壓源的高電位時(shí)，可以區(qū)分該讀取位線的電壓與該電壓源的差異。
21.根據(jù)權(quán)利要求14所述的存儲(chǔ)器數(shù)據(jù)輸出方法，其中該方法適用于靜態(tài)隨機(jī)存取存儲(chǔ)器。
全文摘要
一種存儲(chǔ)器輸出級(jí)電路，包括第一預(yù)充電電路，耦接至讀取位線，該讀取位線耦接至多個(gè)存儲(chǔ)器單元的輸出端，而該第一預(yù)充電電路用以于讀取該等多個(gè)存儲(chǔ)器單元前將該讀取位線充電至高電位；感測(cè)放大器電路，耦接至該讀取位線，用于檢測(cè)該讀取位在線的電壓，并與該高電位相比較后，輸出比較結(jié)果信號(hào)于兩輸出節(jié)點(diǎn)。
文檔編號(hào)G11C11/419GK1819058SQ20051013140
公開(kāi)日2006年8月16日 申請(qǐng)日期2005年12月12日 優(yōu)先權(quán)日2005年12月12日
發(fā)明者黃超圣 申請(qǐng)人:威盛電子股份有限公司