專利名稱：一種深亞微米下專用集成電路芯片物理實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種應(yīng)用于深亞微米下專用集成電路芯片的物理實(shí)現(xiàn)方法，尤其 涉及在片內(nèi)多存儲單元情況下的物理實(shí)現(xiàn)方法。
背景技術(shù)：
目前，集成電路制程已進(jìn)入深亞微米，這給專用集成電路芯片物理實(shí)現(xiàn)帶來了新 的挑戰(zhàn)，主要表現(xiàn)在一是在深亞微米下，互連線延遲已接近或者超過器件延遲，使得物理 實(shí)現(xiàn)過程對時(shí)序收斂產(chǎn)生重大影響，且不能在前端邏輯設(shè)計(jì)中予以精確預(yù)估；二是隨著特 征尺寸的不斷縮小，各類寄生參數(shù)產(chǎn)生的物理效應(yīng)對設(shè)計(jì)的正確性與可靠性產(chǎn)生影響，如 耦合、串?dāng)_、信號完整性、電地網(wǎng)絡(luò)健壯性等；三是晶體管閾值電壓不能等比例縮小，亞閾值 電流影響顯著，漏電功耗在總功耗的占比不斷提高。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服上述存在的不足，提供一種對傳統(tǒng)的芯片物理實(shí)現(xiàn)方法進(jìn) 行改進(jìn)的深亞微米下專用集成電路芯片的物理實(shí)現(xiàn)方法。本發(fā)明的目的是通過如下技術(shù)方案來完成的，它主要包含1、布局規(guī)劃完成芯 片高度和寬度的確定，完成PAD的排列，完成RAM的放置，完成電源規(guī)劃；2、布局采用時(shí) 序驅(qū)動布局的技術(shù)，對標(biāo)準(zhǔn)單元進(jìn)行布局時(shí)考慮電路時(shí)序問題，關(guān)鍵路徑上的單元有減 少線延遲的優(yōu)先權(quán)；3、時(shí)鐘樹生成采用時(shí)鐘樹綜合的方法完成，采用多級時(shí)鐘驅(qū)動，保 證到達(dá)各時(shí)鐘sink點(diǎn)的skew在設(shè)計(jì)預(yù)定范圍之內(nèi)；4、布線完成信號線的連接，控制布 線的寬度、間距和層次，同時(shí)采用多種技術(shù)考慮延遲和耦合噪聲以及布線的質(zhì)量，主要有 wire-widen, wire-spread和double-via，采用屏蔽技術(shù)降低關(guān)鍵路徑上的耦合作用；5、參 數(shù)提取和靜態(tài)時(shí)序分析采用寄生參數(shù)提取工具提取版圖的寄生參數(shù)，并進(jìn)行靜態(tài)時(shí)序分 析，采用按照寬度優(yōu)先(Breadth first search)原則搜索關(guān)鍵路徑，方法如下加輸入信 號，根據(jù)電路中某節(jié)點(diǎn)的扇入節(jié)點(diǎn)的到達(dá)時(shí)間來決定該節(jié)點(diǎn)的最遲到達(dá)時(shí)間，然后，將這個(gè) 最遲到達(dá)時(shí)間傳向輸出端。這樣就可以得到每個(gè)節(jié)點(diǎn)信號可能的最遲到達(dá)時(shí)間和相應(yīng)的最 長路徑；如果最長路徑不能滿足給定的時(shí)序約束，就可以檢測到一個(gè)時(shí)序違反；6、形式驗(yàn) 證通過數(shù)學(xué)運(yùn)算將設(shè)計(jì)與正確的設(shè)計(jì)進(jìn)行一致性對比，得出是否一致的結(jié)論和不一致處 的電路點(diǎn)；7、物理驗(yàn)證完成設(shè)計(jì)規(guī)則檢查，如天線效應(yīng)。本發(fā)明所述的PAD的排列同時(shí)考慮將來芯片應(yīng)用于PCB板的走線方便、芯片內(nèi)部 易于實(shí)現(xiàn)及SSO多重因素；時(shí)鐘敏感端口采用帶施密特遲滯效應(yīng)；RAM單元數(shù)量達(dá)125個(gè)， 占據(jù)芯片70%面積，結(jié)合數(shù)據(jù)流向合理規(guī)劃，各RAM單元之間需預(yù)留出一定空間，以放置時(shí) 鐘驅(qū)動元件；電地網(wǎng)絡(luò)采用ring與stripe相結(jié)合的方式；采用定義process corner的方 法來表征在深亞微米下，器件和互連的工藝偏差，如薄膜厚度、側(cè)向尺寸、摻雜濃度；采用 典型、快速、慢速3種corner，即布局時(shí)完成這3種corner下的時(shí)序收斂；采用一種無向量 的驗(yàn)證方法，它采用系統(tǒng)的、智能的數(shù)學(xué)分析來判斷某個(gè)設(shè)計(jì)在所有的輸入或狀態(tài)條件下是否能按預(yù)期的情形工作；形式驗(yàn)證提取出比較設(shè)計(jì)和待比較設(shè)計(jì)中的對應(yīng)點(diǎn)，通常是寄 存器和輸入輸出端口。通過將設(shè)計(jì)分成許多的邏輯錐(Logic cone)，形式驗(yàn)證比較相對應(yīng) 的邏輯錐；如果比較設(shè)計(jì)與被比較設(shè)計(jì)的對應(yīng)的邏輯錐功能一致，則通過形式驗(yàn)證，否則報(bào) 告不一致的邏輯錐的位置，以便進(jìn)行分析。本發(fā)明已經(jīng)應(yīng)用于實(shí)際的芯片研發(fā)過程，并通過了實(shí)際測試，具有較好的實(shí)際使 用效果。


圖1是本發(fā)明的所述方法的框圖。圖2是本發(fā)明的所述方法修正示意圖。
具體實(shí)施例方式下面將結(jié)合附圖對本發(fā)明作詳細(xì)的介紹如附圖1所示本發(fā)明所述的物理實(shí)現(xiàn) 方法包括如下內(nèi)容
1、布局規(guī)劃完成芯片高度和寬度的確定，完成PAD的排列，完成RAM的放置，完成 電源規(guī)劃。PAD的排列同時(shí)考慮將來芯片應(yīng)用于PCB板的走線方便、芯片內(nèi)部易于實(shí)現(xiàn)及 SSO等多重因素。時(shí)鐘等敏感端口采用帶施密特遲滯效應(yīng)的PAD以提高抗噪能力。RAM單 元數(shù)量達(dá)125個(gè)，占據(jù)芯片70%面積，結(jié)合數(shù)據(jù)流向合理規(guī)劃，各RAM單元之間需預(yù)留出一 定空間，以放置時(shí)鐘驅(qū)動元件。電地網(wǎng)絡(luò)采用ring與stripe相結(jié)合的方式，最終達(dá)到如下 效果保持穩(wěn)定的低噪聲電壓、提供平均功率和峰值功率需求、避免由電遷移和自熱而造成 的器件疲勞。同時(shí)平衡與布線資源間的關(guān)系。2、布局采用時(shí)序驅(qū)動布局的技術(shù)(timing-driven palcement)，對標(biāo)準(zhǔn)單元進(jìn)行 布局時(shí)考慮電路時(shí)序問題，關(guān)鍵路徑上的單元有減少線延遲的優(yōu)先權(quán)。由于深亞微米下，器 件和互連的工藝偏差，如薄膜厚度、側(cè)向尺寸、摻雜濃度等對設(shè)計(jì)的影響已不可忽略，采用 定義process corner的方法來表征這些影響。采用典型、快速、慢速3種corner，即布局時(shí) 完成這3種corner下的時(shí)序收斂。3、時(shí)鐘樹生成采用時(shí)鐘樹綜合的方法完成。采用多級時(shí)鐘驅(qū)動，保證到達(dá)各時(shí)鐘 sink點(diǎn)的skew在設(shè)計(jì)預(yù)定范圍之內(nèi)。4、布線完成信號線的連接?？刂撇季€的寬度、間距和層次，同時(shí)采用多種技術(shù)考 慮延遲和耦合噪聲以及布線的質(zhì)量，主要有wire-widen、wire-spread和double-via等。 采用屏蔽技術(shù)降低關(guān)鍵路徑上的耦合作用。5、參數(shù)提取和靜態(tài)時(shí)序分析采用寄生參數(shù)提取工具提取版圖的寄生參數(shù)，并進(jìn) 行靜態(tài)時(shí)序分析。采用按照寬度優(yōu)先(Breadth first search)原則搜索關(guān)鍵路徑，方法如 下加輸入信號，根據(jù)電路中某節(jié)點(diǎn)的扇入節(jié)點(diǎn)的到達(dá)時(shí)間來決定該節(jié)點(diǎn)的最遲到達(dá)時(shí)間。 然后，將這個(gè)最遲到達(dá)時(shí)間傳向輸出端。這樣就可以得到每個(gè)節(jié)點(diǎn)信號可能的最遲到達(dá)時(shí) 間和相應(yīng)的最長路徑。如果最長路徑不能滿足給定的時(shí)序約束，就可以檢測到一個(gè)時(shí)序違 反。另外，如果最長路徑滿足時(shí)序約束，則電路中所有其他路徑也滿足時(shí)序約束。通過只傳 送節(jié)點(diǎn)最遲到達(dá)時(shí)間的方法，不需要枚舉設(shè)計(jì)中所有的路徑。6、形式驗(yàn)證通過數(shù)學(xué)運(yùn)算將設(shè)計(jì)與正確的設(shè)計(jì)進(jìn)行一致性對比，得出是否一致的結(jié)論和不一致處的電路點(diǎn)。一種無向量的驗(yàn)證方法。它不使用傳統(tǒng)的激勵一響應(yīng)機(jī)制， 而是采用系統(tǒng)的、智能的數(shù)學(xué)分析來判斷某個(gè)設(shè)計(jì)在所有的輸入或狀態(tài)條件下是否能按預(yù) 期的情形工作。形式驗(yàn)證提取出比較設(shè)計(jì)和待比較設(shè)計(jì)中的對應(yīng)點(diǎn)，通常是寄存器和輸入 輸出端口。通過將設(shè)計(jì)分成許多的邏輯錐(Logic cone)，形式驗(yàn)證比較相對應(yīng)的邏輯錐。 如果比較設(shè)計(jì)與被比較設(shè)計(jì)的對應(yīng)的邏輯錐功能一致，則通過形式驗(yàn)證，否則報(bào)告不一致 的邏輯錐的位置，以便進(jìn)行分析。 7、物理驗(yàn)證完成設(shè)計(jì)規(guī)則檢查，如天線效應(yīng)等。隨著工藝發(fā)展，各種反映工藝復(fù) 雜性的設(shè)計(jì)問題已經(jīng)涌現(xiàn)出來。當(dāng)對一條與晶體管柵極相連接的金屬導(dǎo)線進(jìn)行等離子刻蝕 時(shí)，它可能會充電到一個(gè)足以擊穿薄柵氧化層的電壓，即天線效應(yīng)。采用在較高金屬層上跳 線或者放置擴(kuò)散二極管的方法修正，如圖2。
權(quán)利要求
一種深亞微米下專用集成電路芯片物理實(shí)現(xiàn)方法，其特征在于它主要包含1)、布局規(guī)劃完成芯片高度和寬度的確定，完成PAD的排列，完成RAM的放置，完成電源規(guī)劃；2)、布局采用時(shí)序驅(qū)動布局的技術(shù)，對標(biāo)準(zhǔn)單元進(jìn)行布局時(shí)考慮電路時(shí)序問題，關(guān)鍵路徑上的單元有減少線延遲的優(yōu)先權(quán)；3)、時(shí)鐘樹生成采用時(shí)鐘樹綜合的方法完成，采用多級時(shí)鐘驅(qū)動，保證到達(dá)各時(shí)鐘sink點(diǎn)的skew在設(shè)計(jì)預(yù)定范圍之內(nèi)；4)、布線完成信號線的連接，控制布線的寬度、間距和層次，同時(shí)采用多種技術(shù)考慮延遲和耦合噪聲以及布線的質(zhì)量，主要有wire widen、wire spread和double via，采用屏蔽技術(shù)降低關(guān)鍵路徑上的耦合作用；5)、參數(shù)提取和靜態(tài)時(shí)序分析采用寄生參數(shù)提取工具提取版圖的寄生參數(shù)，并進(jìn)行靜態(tài)時(shí)序分析，采用按照寬度優(yōu)先(Breadth first search)原則搜索關(guān)鍵路徑，方法如下加輸入信號，根據(jù)電路中某節(jié)點(diǎn)的扇入節(jié)點(diǎn)的到達(dá)時(shí)間來決定該節(jié)點(diǎn)的最遲到達(dá)時(shí)間，然后，將這個(gè)最遲到達(dá)時(shí)間傳向輸出端；這樣就可以得到每個(gè)節(jié)點(diǎn)信號可能的最遲到達(dá)時(shí)間和相應(yīng)的最長路徑；如果最長路徑不能滿足給定的時(shí)序約束，就可以檢測到一個(gè)時(shí)序違反；6)、形式驗(yàn)證通過數(shù)學(xué)運(yùn)算將設(shè)計(jì)與正確的設(shè)計(jì)進(jìn)行一致性對比，得出是否一致的結(jié)論和不一致處的電路點(diǎn)；7)、物理驗(yàn)證完成設(shè)計(jì)規(guī)則檢查，如天線效應(yīng)。
2.根據(jù)權(quán)利要求1所述的深亞微米下專用集成電路芯片物理實(shí)現(xiàn)方法，其特征在于所 述的PAD的排列同時(shí)考慮將來芯片應(yīng)用于PCB板的走線方便、芯片內(nèi)部易于實(shí)現(xiàn)及SSO多 重因素；時(shí)鐘敏感端口采用帶施密特遲滯效應(yīng)；RAM單元數(shù)量達(dá)125個(gè)，占據(jù)芯片70%面積， 結(jié)合數(shù)據(jù)流向合理規(guī)劃，各RAM單元之間需預(yù)留出一定空間，以放置時(shí)鐘驅(qū)動元件；電地網(wǎng) 絡(luò)采用ring與stripe相結(jié)合的方式；采用定義process corner的方法來表征在深亞微 米下，器件和互連的工藝偏差，如薄膜厚度、側(cè)向尺寸、摻雜濃度；采用典型、快速、慢速三種 corner,即布局時(shí)完成這三種corner下的時(shí)序收斂；采用一種無向量的驗(yàn)證方法，它采用 系統(tǒng)的、智能的數(shù)學(xué)分析來判斷某個(gè)設(shè)計(jì)在所有的輸入或狀態(tài)條件下是否能按預(yù)期的情形 工作；形式驗(yàn)證提取出比較設(shè)計(jì)和待比較設(shè)計(jì)中的對應(yīng)點(diǎn)，通常是寄存器和輸入輸出端口 ； 通過將設(shè)計(jì)分成許多的邏輯錐(Logic cone)，形式驗(yàn)證比較相對應(yīng)的邏輯錐；如果比較設(shè) 計(jì)與被比較設(shè)計(jì)的對應(yīng)的邏輯錐功能一致，則通過形式驗(yàn)證，否則報(bào)告不一致的邏輯錐的 位置，以便進(jìn)行分析。
全文摘要
一種深亞微米下專用集成電路芯片的物理實(shí)現(xiàn)方法，它主要包含1)布局規(guī)劃；2)布局3)時(shí)鐘樹生成4)布線5)參數(shù)提取和靜態(tài)時(shí)序分析采用寄生參數(shù)提取工具提取版圖的寄生參數(shù)，并進(jìn)行靜態(tài)時(shí)序分析，采用按照寬度優(yōu)先(Breadthfirstsearch)原則搜索關(guān)鍵路徑，本發(fā)明已經(jīng)應(yīng)用于實(shí)際的芯片研發(fā)過程，并通過了實(shí)際測試，具有較好的實(shí)際使用效果。
文檔編號G06F17/50GK101986315SQ20101054958
公開日2011年3月16日 申請日期2010年11月19日 優(yōu)先權(quán)日2010年11月19日
發(fā)明者胡塘 申請人:杭州開鼎科技有限公司