專利名稱：一種提高集成電路芯片抗靜電能力的封裝方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體封裝技術(shù)領(lǐng)域，尤其涉及一種提高集成電路芯 片抗靜電能力的封裝方法。
背景技術(shù)：
隨著半導(dǎo)體行業(yè)的發(fā)展，特別是進入深亞微米尺度以后， 一方面
氧化層的擊穿電壓將大幅度降低；另一方面某些廠家采用絕緣體上的 硅SOI技術(shù)，由于SOI技術(shù)中硅膜薄，瀉放靜電放電防護(ESD)電 流的通道狹窄，散熱能力也相對要差得多，使得其輸出管的抗ESD能 力非常差，甚至達到了不得不在輸出互補金屬氧化物半導(dǎo)體(CMOS) 與瀉放ESD電流的二極管之間串聯(lián)一個小電阻的方法來改善輸出管的 抗ESD能力。
由于要在芯片制作的過程中設(shè)計出解決上述問題的結(jié)構(gòu)，需要花 大量的面積來設(shè)計二極管(751、 752、 753、 754)、 VDD/VSS環(huán)線(102、 101)和POWER CLAMP (—種放在電源線與地線之間，在電路承受 ESD電壓時，形成一條從電源線到地線的導(dǎo)電通路的結(jié)構(gòu))結(jié)構(gòu)，成 本大并且效果很難大幅度提升，甚至需要降低產(chǎn)品的性能才能使產(chǎn)品 達到一個可以接受的ESD防護能力。
此外，在高頻的化合物半導(dǎo)體電路中，由于對輸入/輸出PAD寄生 電容控制非常嚴(yán)格，提高其抗ESD能力就更加困難了。由此，在2007 年8月份，ESD方面的工業(yè)委員會公布了一份白皮書，提出了降低芯 片內(nèi)部結(jié)構(gòu)抗ESD能力，轉(zhuǎn)換到提高產(chǎn)品封裝后抗ESD能力的需求，
以降低芯片的制造成本。
提高封裝后的產(chǎn)品抗ESD能力的方法，之前技術(shù)主要涉及在電路 板上通過加入瀉放ESD電流的電路或材料來提高產(chǎn)品抗ESD性能的方 法，這些對于前面所述的芯片內(nèi)部結(jié)構(gòu)抗ESD能力較差的情況，則無法解決芯片封裝后在運輸過程中出現(xiàn)ESD損壞的問題。也有提議在封
裝結(jié)構(gòu)上加入瀉流管(CLAMP)結(jié)構(gòu)的方法，由于其采用的結(jié)構(gòu)要求
瀉流管的維持電壓要搞于產(chǎn)品的工作電壓，瀉流管的作用也大打折扣。

發(fā)明內(nèi)容
(一) 要解決的技術(shù)問題
有鑒于此，本發(fā)明是針對上述問題，提供一種提高集成電路芯片
抗靜電能力的封裝方法，該方法對于一些自身ESD防護能力較差，但 芯片內(nèi)部各壓焊墊(PAD)與VDD/VSS之間放置的二極管(751、 752、 753、 754)正偏導(dǎo)通能力很好的情況非常有效；在ESD電流到來時， 由于電容吸收ESD電流的作用，將電容兩端的電壓限制在遠(yuǎn)低于電路 工作電壓的水平，由此，除了二極管參與瀉放電流外，其它所有MOS 管結(jié)構(gòu)都處于非擊穿狀態(tài)(關(guān)閉、MOS管開啟/亞開啟狀態(tài))，達到了 保護芯片電路的目的。
(二) 技術(shù)方案
為達到上述目的，本發(fā)明提供了一種提高集成電路芯片抗靜電能
力的封裝方法，該方法包括
在封裝管殼上制作一電源線環(huán)路22和一地線環(huán)路21; 在電源線環(huán)路22與地線環(huán)路21之間連接一或多個電容10和一電阻
13;
將集成電路芯片71的一個或多個與芯片內(nèi)部電源線102相連的地 方引線到電源線環(huán)路22上；
將集成電路芯片71的一個或多個與芯片內(nèi)部地線101相連的地方 引線到地線環(huán)路21上。
優(yōu)選地，所述電源線環(huán)路22是做在封裝管殼表面或內(nèi)部的環(huán)狀線 路，在某些情況下將集成電路芯片71內(nèi)部的電源線VDD 102作為電源線 環(huán)路22。
優(yōu)選地，所述電源線環(huán)路22用鋁、銅、金或相應(yīng)的合金制作而成， 厚度為10toi至50(mm，寬度大于100Pm。優(yōu)選地，所述某些情況是在靜電放電防護ESD過程中，集成電路芯 片71的輸入/輸出電路、內(nèi)部電路在此情況下所承受的電壓能在其損壞 電壓以下，包括以下幾種情況及組合
a、 所述電容10采用較大電容值；
b、 集成電路芯片71的輸入/輸出電路、內(nèi)部電路在最惡劣的情況 下能承受較高的電壓；
c、 輸入/輸出壓焊墊PAD與芯片內(nèi)部電源線102/芯片內(nèi)部地線101
之間采用較大面積或周長的二極管；
d、 芯片內(nèi)部電源線102寬度較寬，特別是有多層金屬作為芯片內(nèi) 部電源線102的情況；
e、 集成電路芯片71抗ESD能力要求不高。
優(yōu)選地，所述較大、較高、較寬、不高，是指以上a至e共5個因素 的綜合效果能滿足ESD過程中，集成電路芯片71輸入/輸出電路、內(nèi)部電
路所承受的電壓以能在其損壞電壓以下為基準(zhǔn)。
優(yōu)選地，所述地線環(huán)路21是做在封裝管殼表面或內(nèi)部的環(huán)狀線路， 在某些情況下將集成電路芯片71內(nèi)部的地線VSS 101作為地線環(huán)路21。
優(yōu)選地，所述地線環(huán)路21用鋁、銅、金或相應(yīng)的合金制作而成， 厚度為10Pm至500Mm，寬度大于100toi。
優(yōu)選地，所述某些情況是在靜電放電防護ESD過程中，集成電路芯 片71的輸入/輸出電路、內(nèi)部電路在此情況下所承受的電壓能在其損壞 電壓以下，包括以下幾種情況及組合
a、 所述電容10采用較大電容值；
b、 集成電路芯片71的輸入/輸出電路、內(nèi)部電路在最惡劣的情況 下能承受較高的電壓；
c、 輸入/輸出壓焊墊PAD與芯片內(nèi)部電源線102/芯片內(nèi)部地線101 之間采用較大面積或周長的二極管；
d、 芯片內(nèi)部地線IOI寬度較寬，特別是有多層金屬作為芯片內(nèi)部 地線101的情況；
e、 集成電路芯片71抗ESD能力要求不高。
優(yōu)選地，所述較大、較高、較寬、不高，是指以上a至e共5個因素的綜合效果能滿足ESD過程中，集成電路芯片71輸入/輸出電路、內(nèi)部電
路所承受的電壓以能在其損壞電壓以下為基準(zhǔn)。
優(yōu)選地，所述電容10是貼片電容，安裝在封裝管殼表面或內(nèi)部，
電容值是0.05pF至50jaF。
優(yōu)選地，所述電阻13是貼片電阻，安裝在封裝管殼表面或內(nèi)部， 電阻值是10k歐姆至100M歐姆，在某些情況下將集成電路71內(nèi)部的金屬 氧化物半導(dǎo)體MOS管作為電阻13使用。
優(yōu)選地，所述某些情況是輸入端/雙向端處于浮接狀態(tài)，芯片內(nèi)部 電源線102處于正電壓偏置狀態(tài)時，能夠利用MOS管開啟或亞開啟漏電 方式將電容10儲存的電荷瀉放到滿足ESD保護需求的情況；
所述集成電路71內(nèi)部的MOS管包括輸入(711、 712)、輸出MOS 管(731、 732)和內(nèi)部電路中的MOS管結(jié)構(gòu)721。
優(yōu)選地，所述在電源線環(huán)路22與地線環(huán)路21之間連接一或多個電 容10，是指在大部分情況電源線環(huán)路22與地線環(huán)路21之間連接一個電 容，但在以下情況下要獲得很好的ESD防護能力，需要連接多個均勻分 布的電容
a、 在電源線環(huán)路22與地線環(huán)路21寬度較窄時，特別是以芯片內(nèi) 部電源線102/芯片內(nèi)部地線101作為相應(yīng)的環(huán)路時，采用多個電容，以 提升芯片的抗靜電放電防護ESD能力；
b、 在電源需要更好的電壓源濾波性能時采用多個電容，以提升芯 片性能；
c、 在集成電路芯片71內(nèi)部各MOS管能承受的ESD電壓比較低，特 別是用在深亞微米尺度芯片上的ESD防護時，采用多個電容，以提升芯 片的抗ESD能力。
優(yōu)選地，所述將集成電路芯片71的一個或多個與芯片內(nèi)部電源線 102相連的地方引線到電源線環(huán)路22上，是將集成電路芯片71的電源 PAD通過連線44連接到封裝結(jié)構(gòu)的電源PAD46上，但在芯片內(nèi)部電源線 102上的寄生電阻會嚴(yán)重影響芯片抗ESD能力的情況下，將芯片內(nèi)部的 輔助電源PAD通過引線(32、 34、 36、 38)連接到電源線環(huán)路22上。
優(yōu)選地，所述將集成電路芯片71的一個或多個與芯片內(nèi)部地線101相連的地方引線到地線環(huán)路21上，是將集成電路芯片71的地線PAD通過
連線41連接到封裝結(jié)構(gòu)的接地PAD43上，但在芯片內(nèi)部地線101上的寄 生電阻會嚴(yán)重影響芯片抗ESD能力的情況下，將芯片內(nèi)部的輔助地線 PAD通過引線(31、 33、 35、 37)連接到地線環(huán)路21上。
優(yōu)選地，該方法使用混合電源時，所述電容10或電阻13進一步采 用以下連接方式共電源線環(huán)路連接方法、共地線環(huán)路連接方法、全面 連接方法和簡化連接方法。
優(yōu)選地，所述混合電源是在同一集成電路芯片71中使用具有不同
電壓值的電壓源，或使用有隔離要求的具有相同電壓值的電壓源。
優(yōu)選地，所述電容10采用共地線環(huán)路連接方法包括將所有獨立 的電源線(22、 24) /地線(21、 23)與某一公共地線分別連接一個或 多個電容，并在各組電容旁并聯(lián)放置一電阻，該公共地線為各獨立地線 (21、 23)中的任意一根。
優(yōu)選地，所述電容10采用共電源線環(huán)路連接方法包括將所有獨 立的電源線(22、 24) /地線(21、 23)與某一公共電源線分別連接一 個或多個電容，并在各組電容旁并聯(lián)放置一電阻，該公共電源線為各獨 立電源線(22、 24)中的任意一根。
優(yōu)選地，所述電容10采用全面連接方法包括將任意一獨立電源 線(22、 24)與集成電路中的任意一獨立地線(21、 23)分別連接一個 或多個電容，并在各組電容旁并聯(lián)放置一電阻。
優(yōu)選地，所述電容10采用簡化連接方法包括將集成電路中的一 個或多個獨立電源與獨立地之間各連接一個或多個電容，并在各組電容 旁并聯(lián)放置一電阻。
(三)有益效果
從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果
1、 利用本發(fā)明，可以在ESD過程中大幅度降低VDD與VSS之 間的電壓降，減小CLAMP瀉流管結(jié)構(gòu)在ESD過程中電壓降過大對集 成電路芯片71抗ESD性能的影響；
2、 利用本發(fā)明，可以減小集成電路芯片內(nèi)部電源線102/芯片內(nèi)部地線101寄生電阻問題對集成電路芯片71抗ESD性能的影響；
3、 利用本發(fā)明，可以大幅度減小集成電路在ESD過程中芯片內(nèi)
部電源線102/芯片內(nèi)部地線101之間的電壓降；
4、 利用本發(fā)明，在混合電源時采用多電容模式，可以減小獨立電 源線與獨立電源線、獨立地線與獨立地線之間的POWER PLAN (—種 放在獨立電源線與獨立電源線之間、獨立地線與地線之間的結(jié)構(gòu)，在 電路承受ESD電壓時，能在它們之間形成導(dǎo)電通道)結(jié)構(gòu)上的電壓降 對集成電路抗ESD性能的影響；
5、 利用本發(fā)明，能及時將VDD環(huán)線102上積累的正電荷或VSS 環(huán)線101上積累的負(fù)電荷(包括電容10積累的電荷)釋放掉，可以防 止電容10承受多次ESD電壓后儲存的電荷過多，電壓過高導(dǎo)致芯片 失效的問題。
6、 利用本發(fā)明，總體來看，可以使一些自身抗ESD能力較差的 芯片，在封裝后ESD防護性能獲得大幅度的提升。
7、 利用本發(fā)明，還可以改善電源濾波性能。


圖1為本發(fā)明提供的單電源、單電容、單電阻封裝方式的結(jié)構(gòu)示 意圖2為圖1結(jié)構(gòu)封裝后的位置示意圖3為圖1結(jié)構(gòu)輸入端對輸出端施加正的ESD電壓時電流路徑示 意圖4為電容吸收ESD電壓波的模擬電路示意圖； 圖5為圖4模擬的結(jié)果；
圖6為圖1結(jié)構(gòu)電容存儲ESD電荷后，通過所加電阻瀉放電荷過 程的模擬結(jié)果；
圖7為一 1.2pm工藝微處理器電路在輸入端/雙向端浮接時，不同 電源電壓下的漏電情況；
圖8為0.1pm SOI工藝NMOS (N型金屬氧化物半導(dǎo)體)管擊穿后 的IV特性曲線；圖9為柵氧擊穿電壓隨著柵厚度減小的變化情況； 圖10為本發(fā)明涉及的一種混合電源下的共地線環(huán)路連接結(jié)構(gòu)；
圖ll為本發(fā)明涉及的一種混合電源下的全面連接結(jié)構(gòu)； 圖12為圖10結(jié)構(gòu)的一種輸入端對輸出端施加正ESD電壓時的電流
流經(jīng)路徑；
圖13為圖11結(jié)構(gòu)的一種輸入端對輸出端施加正的ESD電壓時的電 流流經(jīng)路徑；
圖14為為本發(fā)明涉及的一種混合電源下的簡化結(jié)構(gòu)，以及輸入端 對輸出端施加正ESD電壓時的電流流經(jīng)路徑；
圖15為圖3結(jié)構(gòu)考慮環(huán)線102、 101有寄生電阻，電源線102、 地線101當(dāng)作電源環(huán)路22、地線環(huán)路21使用時的ESD (ESD電壓是 輸入端61對輸出端施加正的ESD電壓)電流路徑情況；
圖16圖3結(jié)構(gòu)考慮環(huán)線102、 101有寄生電阻，采用電源線環(huán)路 22及地線環(huán)路21，并且集成電路內(nèi)部電源線102/地線101多處與電源 環(huán)路22/地線環(huán)路21連接時的ESD(ESD電壓是輸入端61對輸出端施 加正的ESD電壓)電流路徑情況。
具體實施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具 體實施例，并參照附圖，對本發(fā)明進一步詳細(xì)說明。
本發(fā)明提供的這種提高集成電路芯片抗靜電能力的封裝方法，采 用在VDD與VSS之間加入電容的方法，將ESD電壓降到一個很低的 水平加在集成電路上，并用電容兩端并聯(lián)的電阻將儲存在該電容上的 電荷有效地瀉放掉，可以確保芯片內(nèi)部電路在承受間隔時間為1秒的 多次ESD電壓時不受到傷害，有效保證了芯片在封裝后有良好的ESD 防護性能。
圖1是本發(fā)明的一種單電源的示例性帶ESD電容保護的封裝結(jié) 構(gòu)。該封裝結(jié)構(gòu)包括集成電路71、 ESD保護電容IO、瀉放ESD存儲 電荷用電阻13、電源線環(huán)路22、地線環(huán)路21、電源連接線32、 34、 36、 38、 44和地線連接線31、 33、 35、 37、 41。電容10與電阻13 —端與電源線環(huán)路22連接，另一端與地線環(huán)路21連接；電源線環(huán)路22
通過電源連接線32、 34、 36、 38、 44與集成電路71內(nèi)部的電源線102 連接在一起，地線環(huán)路21通過地線連接線31、 33、 35、 37、 41與集 成電路71內(nèi)部的電源線101連接在一起。
其中，ESD保護電容IO是貼片電容，電容值在0.05pF至50pF; 瀉放ESD存儲電荷用電阻13是貼片電阻，電阻值10k歐姆至1G歐姆； 在輸入端處于浮接狀態(tài)、電源線處于正電壓偏置狀態(tài)時，在可以利用 集成電路74內(nèi)部的MOS管開啟或亞開啟漏電來瀉放電容10儲存電荷 到滿足ESD保護需求的情況下，可以利用集成電路71自身作為瀉放 ESD存儲電荷用電阻13。電源線環(huán)路22和地線環(huán)路21甩鋁、銅、金 或相應(yīng)的合金制作在封裝管殼100的表面或內(nèi)部，其厚度為10Pm至 50(mm，寬度大于100Pm。
在不采用環(huán)路結(jié)構(gòu)時，如果集成電路71承受ESD電壓應(yīng)力不被 損壞，則集成電路內(nèi)部的電源環(huán)線102和地線環(huán)線101可以作為電源 線環(huán)路22和地線環(huán)路21使用。集成電路電源環(huán)線與電源線環(huán)路22之 間的連接線32、 34、 36、 38、 44和集成電路地線環(huán)線與地線環(huán)路21 之間的連接線31、 33、 35、 37、 41是集成電路71的功率供應(yīng)通道， 也是使ESD電流進入環(huán)路21、 22的低阻抗通道，用于減小因集成電 路71內(nèi)部的電源環(huán)線102和地線環(huán)線101阻抗較大帶來的ESD電流 通道上的阻抗過大問題。
集成電路在使用了不同電壓值的電壓源或有隔離要求的相同電壓 值的電壓源，即需要混合電源供電時，ESD防護結(jié)構(gòu)的電容連接方法 有共電源線環(huán)路(22、 24)和共地線環(huán)路(21、 23)的共環(huán)路連接方 法以及全面連接方法。其中共地線環(huán)路方法中，所有獨立的電源線(22、 24) /地線(21、 23)都與某一公共地線連接一組(一個或多個)電容 的方法。這個公共地線可以在各獨立地線(21、 23)中任意選一根。 共電源線環(huán)路方法中，所有獨立的電源線(22、 24) /地線(21、 23) 都與某一公共電源線連接一組(一個或多個)電容的方法。這個公共 電源線可以在各獨立電源線(22、 24)中任意選一根。全面連接方法 中，任意一獨立電源線(22、 24)都要與任意一獨立地線(21、 23)連接一組(一個或多個)電容。
在這些電容的連接方法中，相應(yīng)電阻的共電源線環(huán)路或共地線環(huán) 路的共環(huán)路連接方法和全面連接方法，則是在各組相應(yīng)的電容旁邊， 并聯(lián)放置一個電阻結(jié)構(gòu)；并且在集成電路71自身能滿足瀉放電容的存
儲電荷需求時，可以使用集成電路71內(nèi)部MOS管當(dāng)著所述電阻使用。 此外，在集成電路71自身抗ESD能力很強時，混合電源的ESD 保護架構(gòu)也可以采用簡化的連接方法，即只需要在集成電路的一個或 多個獨立電源與獨立地之間各連接一組電容(一個或多個)和一個電 阻。
在前面論述的混合電源的保護架構(gòu)中，所論述的各獨立電源、地 采用的電源線環(huán)路、地線環(huán)路、引線方法、電容、電阻等結(jié)構(gòu)在尺寸、 大小、與內(nèi)部電路的替換方法等，都與前述單電源情況一致。 以下將通過具體實驗數(shù)據(jù)對本發(fā)明進行更詳細(xì)的描述 本發(fā)明采用一種封裝時在電源線與地線之間插入電容的方式吸收
ESD電壓波。根據(jù)電容存儲的電荷數(shù)量表達式
Q-UXC，其中，
Q為電容儲存的電荷數(shù)量，單位庫侖； U為電容兩端的電壓，單位伏特； C為電容，單位法拉。
當(dāng)在電源線與地線之間加入的電容容量足夠大時
由電容吸收ESD電壓波的模擬結(jié)構(gòu)4可知，ESD電壓發(fā)生裝 置的Cl存儲電荷能力為-Q1=U1XC1
電源線VDD與地線VSS之間連接，用于吸收ESD電壓波的電容 C2 (實際應(yīng)用中即為電容10)存儲電荷能力為 Q2=U2 X C2
由于C2 (pF級)比C1 (百pF級)大幾個數(shù)量級，極限情況下可 以認(rèn)為ESD電壓釋放前C1存儲的電荷Q1與ESD電壓釋放后電容C2 吸收的電荷相等，艮口 Q1=Q2
15由HBM模型(人體放電模型)可以知道，在8000VHBMESD下， U1=8000V ， Cl=100pF Q1=8000X 100X le-12-8e-7庫侖
當(dāng)電源線與地線之間連接的電容為時，C2為0.47PF，則有
Q2=Q 1 =8e-7=U2 X 0.47 X 1 e-6
U2=1.7V。
模擬結(jié)果如圖5所示。
此外，當(dāng)VDD與VSS之間連接的電容C2為時，由公式 Q1=Q2可以計算得U2-0.17V。
為了瀉放電容C2存儲的電荷，以防止電容C2存儲的電荷過多， 電容C2兩端電壓積累過高，需要在電容兩端并聯(lián)一電阻R2。所并聯(lián) 電阻要考慮兩個因素， 一方面能在足夠短的時間內(nèi)將電容存儲的電荷 瀉放到一個較低的水平，另一方面帶來的靜態(tài)漏電要在一個可接受的 范圍內(nèi)。
圖6是電容C2承受8000VESD電壓后，并聯(lián)電阻為1M歐姆時， 電容電壓隨時間的變化情況。在實際電路承受ESD電壓后，由于輸入 端61 (圖3)處于浮接狀態(tài)，內(nèi)部電路很大一部分處于亞開啟狀態(tài)， 在電源VDD (102)與VSS (101)之間有較小的漏電電阻， 一種微處 理器電路實測結(jié)果如圖7所示。
從圖7中可以看出，輸入端61在浮接狀態(tài)下，當(dāng)電源線102上的 電壓大于I.IV后，電源線102與地線101之間的電阻小于1M歐姆。 即大部分電荷可以從集成電路71內(nèi)部處于亞開啟狀態(tài)的電路瀉放掉， 直到電源線102與地線101之間的電壓(U2)小于I.IV。由此可以看 出，電阻R2與集成電路71 —起時瀉放ESD電流的能力比圖6所示結(jié) 果要好。
在模擬結(jié)果的基礎(chǔ)上，再來考慮實際情況，由于鋁的電阻率是 2.6548xl0—8 Q .m,銅的電阻率是1.678x10—8 Q .m，相當(dāng)于厚的鋁線， 120Mm寬，4.5mm長時電阻為1歐姆，或l^n厚的銅線，120Wn寬， 7.15mm長時電阻為1歐姆。假設(shè)采用4層銅布線用于VDD 102和VSS 101連線，厚度分別是0.5toi/0.5Mm/0.5Mm/l^m。即總厚度為2.5toi， 1歐姆電阻時長度為17.8mm。 一顆8 mmx8mm的芯片一個VDD/VSS 環(huán)圈環(huán)線電阻分別約為2歐姆。
采用單電容，并且電源線102、地線101當(dāng)著電源環(huán)路22、地線 環(huán)路21使用時，如圖15所示，從圖中可以看出，電流從輸入PAD61 出來后，分別從電源線的兩邊流向電容10，經(jīng)過電容后又從地線兩邊 流入輸出PAD 63，所以環(huán)線電阻可以看著兩個電源線半環(huán)并聯(lián)后串聯(lián) 兩個地線半環(huán)的并聯(lián)電阻。總電阻約為l歐姆。8000V ESD電壓時， 電流約為5.3安培。在環(huán)線上的壓降為5.3V。
從圖8和圖9看顯然電壓降過大。本發(fā)明采用電源線環(huán)路和地線 環(huán)路，并在多處將電源線102與電源線環(huán)路22以及地線101與地線環(huán) 路21連接在一起解決此問題，如圖16所示，考慮PAD連接線31、33、 35、 37、 41及32、 34、 36、 38、 44等直徑為50Mm,長度為3mm,電 阻率為2.5x10—8Q.m，電源線環(huán)路22、及21厚度為100Pm，寬度為 200um，周長為40mm，電阻率為1.678x10—8 Q .m;則連接線的寄生電 阻可以近似看作電源連接線34、 36并聯(lián)后通過環(huán)路21、 22與并聯(lián)的 地線連接線33、 35串聯(lián)，電阻值是0.038歐姆，兩個并聯(lián)的半個電源 線環(huán)路與兩個并聯(lián)的半個地線環(huán)路串聯(lián)后的寄生電阻0.017歐姆，而電 源線102與地線101則可以看作是兩個電源線1/8環(huán)并聯(lián)后串聯(lián)兩個地 線l/8環(huán)的并聯(lián)電阻，環(huán)線電阻為0.25歐姆。
由此，在8000VESD電壓時，連接線上的電壓降為0.2V，環(huán)路上 的壓降為0.09V，環(huán)線上的壓降為1.33V，總壓降為1.62V。效果大幅 提升。
從前面的模擬結(jié)果看，電容兩端的電壓可以達到0.17V至1.7V ， 數(shù)值隨著電容的大小不等。而釆用CLAMP (瀉流管)結(jié)構(gòu)，假設(shè)采用 NMOS CLAMP結(jié)構(gòu)，如圖8所示，在5V時，達到5.3A需要 1766tai/0.1l^m管子，在4.5V時達到5.3A需要3500Pm/0.lPm管子， 在4V時達到5.3A需要6050!^m/0.lWn管子。采用二極管CLAMP結(jié)構(gòu)， 極限電壓為l.l倍VDD電壓(否則會有漏電問題)，約為2V，總體來 看，比電容結(jié)構(gòu)電壓(0.17V至1.7V)要高很多。
多電源情況下，通常在電源102與電源104之間及地線101與地線103之間采用POWER PLAN結(jié)構(gòu)(二極管755、 756及757、 758， 見圖14)。此二極管結(jié)構(gòu)面積相對于NMOS瀉流管結(jié)構(gòu)來說面積相對 要小一些，但通常在瀉放大的ESD電流時，二極管兩端電壓也會達到 2V以上，在深亞微米器件中，對電路的瀉放能力也會有較大的影響。 而用圖10，特別是圖11結(jié)構(gòu)，則可以避免在POWER PLAN 二極管上 產(chǎn)生壓降的問題。
圖IO是一種混合電源的共地線環(huán)路結(jié)構(gòu)，VDD2 104、 VDD1 102、 VSS2 103都與VSS1 101有一個電容相連接。以VDD1與VSS1之間 的輸入端61對VDD2、 VSS2之間的輸出端63施加正的ESD電壓為 例，如圖12所示，ESD電流從二極管752流入到集成電路的電源線 102，并通過連接線44進入電源線環(huán)路22，之后通過VDD1環(huán)路22 與VSS2環(huán)路23之間串聯(lián)的電容I10、 H10進入VSS2線，并通過連接 線241回到集成電路71內(nèi)部，進入VSS2線103，并通過二極管753 進入輸出PAD63，即ESD測試系統(tǒng)的地端。在這里，電容I10充當(dāng)了 傳統(tǒng)的NMOS瀉流管結(jié)構(gòu)，H10則充當(dāng)了 POWERPLAN 二極管結(jié)構(gòu)， 電容110、 H10分別將瀉流管與POWERPLAN 二極管的電壓降降到了 一個非常低的水平，大幅度減小了ESD電流路徑上的電壓降，提高了 產(chǎn)品的抗ESD能力。
圖ll是一種混合電源的全面連接結(jié)構(gòu)，與共環(huán)路連接法不同，此 結(jié)構(gòu)是所有的獨立電源102、 104都要與獨立地線101、 103有電容相 連接，實現(xiàn)了用一個電容結(jié)構(gòu)就可以承擔(dān)瀉流管結(jié)構(gòu)和POWERPLAN 二極管結(jié)構(gòu)作用的目的。以VDD1與VSS1之間的輸入端61對VDD2、 VSS2之間的輸出端63施加正的ESD電壓為例，如圖13所示，ESD 電流從二極管752流入到集成電路的電源線102，并通過連接線44進 入電源線環(huán)路22，之后通過VDD1環(huán)路22與VSS2環(huán)路23之間的電 容D10進入VSS2線，通過連接線241回到集成電路71內(nèi)部，進入 VSS2線103，并通過二極管753進入輸出PAD 63，即ESD測試系統(tǒng) 的地端。在這里，電容D10充當(dāng)了傳統(tǒng)的NMOS瀉流管結(jié)構(gòu)、POWER PLAN二極管結(jié)構(gòu)兩個結(jié)構(gòu)的作用，將電壓降降到了一個更低的水平， 進一步提高了產(chǎn)品的抗ESD能力。在一些關(guān)鍵尺寸較大(如1.2tal工藝)的SOI電路中，MOS管
在驟回?fù)舸?snapback)后能夠承受較大的電壓(如NMOS管能夠承 受9V， PMOS管能夠承受15V)，在適當(dāng)處理集成電路71內(nèi)部的ESD 防護電路后，POWER PLAN 二極管就可以滿足集成電路71的抗ESD 需求，由此設(shè)計出的混合電源簡化結(jié)構(gòu)如圖14所示，ESD電流從二極 管752流入到集成電路的電源線102，并通過連接線44進入電源線環(huán) 路22，之后通過VDD1環(huán)路22與VSS1環(huán)路21之間的電容10進入 VSS1線，并通過連接線41回到集成電路71內(nèi)部，進入VSS1線101， 通過POWER PLAN 二極管757進入VSS2線103，再通過二極管753 進入輸出PAD 63，即ESD測試系統(tǒng)的地端。
在這里，電容D10充當(dāng)了傳統(tǒng)的NMOS瀉流管結(jié)構(gòu)，大幅度減小 了傳統(tǒng)ESD防護結(jié)構(gòu)電流路徑上最大的電壓降，雖然POWER PLAN 二極管電壓降仍然比較高，但由于集成電路71自身抗ESD能力就比 較強，故可以滿足電路的ESD防護需求，達到了用最簡單的封裝結(jié)構(gòu) 滿足ESD防護需求的目的。
以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果 進行了進一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體 實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)， 所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍 之內(nèi)。
權(quán)利要求
1、一種提高集成電路芯片抗靜電能力的封裝方法，其特征在于，該方法包括在封裝管殼上制作一電源線環(huán)路(22)和一地線環(huán)路(21)；在電源線環(huán)路(22)與地線環(huán)路(21)之間連接一或多個電容(10)和一電阻(13)；將集成電路芯片(71)的一個或多個與芯片內(nèi)部電源線(102)相連的地方引線到電源線環(huán)路(22)上；將集成電路芯片(71)的一個或多個與芯片內(nèi)部地線(101)相連的地方引線到地線環(huán)路(21)上。
2、根據(jù)權(quán)利要求l所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述電源線環(huán)路(22)是做在封裝管殼表面或內(nèi)部的 環(huán)狀線路，在某些情況下將集成電路芯片(71)內(nèi)部的電源線VDD(102) 作為電源線環(huán)路(22)。一 Ltn l.i-f -T" Txnrl、. * ,r* 、'、.厶L丄口 ■"丄n" , I _L_i_ 厶k. 丄..上L _U r 、k
3 、很做伙不1」安水2尸/T處tfj促尚果諷屯ffr心斤饑靜電目S力tfJ主T發(fā)力 法，其特征在于，所述電源線環(huán)路(22)用鋁、銅、金或相應(yīng)的合金制 作而成，厚度為10tai至50(mm，寬度大于100Mm。
4、根據(jù)權(quán)利要求2所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述某些情況是在靜電放電防護ESD過程中，集成電 路芯片(71)的輸入/輸出電路、內(nèi)部電路在此情況下所承受的電壓能 在其損壞電壓以下，包括以下幾種情況及組合a、 所述電容(10)采用較大電容值；b、 集成電路芯片(71)的輸入/輸出電路、內(nèi)部電路在最惡劣的情 況下能承受較高的電壓；c、 輸入/輸出壓焊墊PAD與芯片內(nèi)部電源線(102)/芯片內(nèi)部地線 (101)之間采用較大面積或周長的二極管；d、 芯片內(nèi)部電源線(102)寬度較寬，特別是有多層金屬作為芯 片內(nèi)部電源線(102)的情況；e、 集成電路芯片(71)抗ESD能力要求不高。
5、 根據(jù)權(quán)利要求4所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述較大、較高、較寬、不高，是指以上a至e共5個 因素的綜合效果能滿足ESD過程中，集成電路芯片(71 )輸入/輸出電路、 內(nèi)部電路所承受的電壓以能在其損壞電壓以下為基準(zhǔn)。
6、 根據(jù)權(quán)利要求l所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述地線環(huán)路(21)是做在封裝管殼表面或內(nèi)部的環(huán) 狀線路，在某些情況下將集成電路芯片(71)內(nèi)部的地線VSS (101) 作為地線環(huán)路(21)。
7、 根據(jù)權(quán)利要求6所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述地線環(huán)路(21)用鋁、銅、金或相應(yīng)的合金制作 而成，厚度為10Hm至500Mm，寬度大于100Pm。
8、 根據(jù)權(quán)利要求6所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述某些情況是在靜電放電防護ESD過程中，集成電 路芯片(71)的輸入/輸出電路、內(nèi)部電路在此情況下所承受的電壓能 在其損壞電壓以下，包括以下幾種情況及組合a、 所述電容(10)采用較大電容值；b、 集成電路芯片(71)的輸入/輸出電路、內(nèi)部電路在最惡劣的情 況下能承受較高的電壓；c、 輸入/輸出壓焊墊PAD與芯片內(nèi)部電源線(102) /芯片內(nèi)部地線 (101)之間采用較大面積或周長的二極管；d、 芯片內(nèi)部地線(101)寬度較寬，特別是有多層金屬作為芯片 內(nèi)部地線(101)的情況；e、 集成電路芯片(71)抗ESD能力要求不高。
9、 根據(jù)權(quán)利要求8所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述較大、較高、較寬、不高，是指以上a至e共5個 因素的綜合效果能滿足ESD過程中，集成電路芯片(71 )輸入/輸出電路、 內(nèi)部電路所承受的電壓以能在其損壞電壓以下為基準(zhǔn)。
10、 根據(jù)權(quán)利要求l所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述電容(10)是貼片電容，安裝在封裝管殼表面或 內(nèi)部，電容值是0.05pF至50iiF。
11、 根據(jù)權(quán)利要求l所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述電阻(13)是貼片電阻，安裝在封裝管殼表面或內(nèi)部，電阻值是10k歐姆至100M歐姆，在某些情況下將集成電路(71) 內(nèi)部的金屬氧化物半導(dǎo)體MOS管作為電阻(13)使用。
12、 根據(jù)權(quán)利要求11所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述某些情況是輸入端/雙向端處于浮接狀態(tài)，芯片內(nèi)部電源線 (102)處于正電壓偏置狀態(tài)時，能夠利用MOS管開啟或亞開啟漏電方 式將電容(10)儲存的電荷瀉放到滿足ESD保護需求的情況；所述集成電路(71)內(nèi)部的MOS管包括輸入(711、 712)、輸出 MOS管(731、 732)和內(nèi)部電路中的MOS管結(jié)構(gòu)(721)。
13、根據(jù)權(quán)利要求l所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述在電源線環(huán)路(22)與地線環(huán)路(21)之間連接 一或多個電容(10)，是指在大部分情況電源線環(huán)路(22)與地線環(huán)路 (21)之間連接一個電容，但在以下情況下要獲得很好的ESD防護能力，商安迎伎多T^)JOT, tf」屯存a、 在電源線環(huán)路(22)與地線環(huán)路(21)寬度較窄時，特別是以 芯片內(nèi)部電源線(102) /芯片內(nèi)部地線(101)作為相應(yīng)的環(huán)路時，采 用多個電容，以提升芯片的抗靜電放電防護ESD能力；b、 在電源需要更好的電壓源濾波性能時采用多個電容，以提升芯 片性能；c、 在集成電路芯片(71)內(nèi)部各MOS管能承受的ESD電壓比較低， 特別是用在深亞微米尺度芯片上的ESD防護時，采用多個電容，以提升 芯片的抗ESD能力。
14、根據(jù)權(quán)利要求l所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述將集成電路芯片(71)的一個或多個與芯片內(nèi)部 電源線(102)相連的地方引線到電源線環(huán)路(22)上，是將集成電路 芯片(71)的電源PAD通過連線(44)連接到封裝結(jié)構(gòu)的電源PAD (46) 上，但在芯片內(nèi)部電源線(102)上的寄生電阻會嚴(yán)重影響芯片抗ESD 能力的情況下，將芯片內(nèi)部的輔助電源PAD通過引線(32、 34、 36、 38)連接到電源線環(huán)路(22)上。
15、 根據(jù)權(quán)利要求l所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，所述將集成電路芯片(71)的一個或多個與芯片內(nèi)部 地線(101)相連的地方引線到地線環(huán)路(21)上，是將集成電路芯片(71)的地線PAD通過連線(41)連接到封裝結(jié)構(gòu)的接地PAD (43)上， 但在芯片內(nèi)部地線(101)上的寄生電阻會嚴(yán)重影響芯片抗ESD能力的 情況下，將芯片內(nèi)部的輔助地線PAD通過引線(31、 33、 35、 37)連接 到地線環(huán)路(21)上。
16、 根據(jù)權(quán)利要求l所述的提高集成電路芯片抗靜電能力的封裝方 法，其特征在于，該方法使用混合電源時，所述電容(10)或電阻(13) 進一步采用以下連接方式:共電源線環(huán)路連接方法、共地線環(huán)路連接方法、全面連接方法和 簡化連接方法。
17、 根據(jù)權(quán)利要求16所述的提高集成電路芯片抗靜電能力的封裝 方法，其特征在于，所述混合電源是在同一集成電路芯片(71)中使用 丹fl個問屯;衛(wèi)i且tf、j屯;衛(wèi)鄉(xiāng)，響閎安水u、j兵fl々日問電rti詛trj屯莊 源。
18、 根據(jù)權(quán)利要求16所述的提高集成電路芯片抗靜電能力的封裝 方法，其特征在于，所述電容(10)采用共地線環(huán)路連接方法包括將所有獨立的電源線(22、 24) /地線(21、 23)與某一公共地線 分別連接一個或多個電容，并在各組電容旁并聯(lián)放置一電阻，該公共地 線為各獨立地線(21、 23)中的任意一根。
19、 根據(jù)權(quán)利要求16所述的提高集成電路芯片抗靜電能力的封裝 方法，其特征在于，所述電容(10)采用共電源線環(huán)路連接方法包括將所有獨立的電源線(22、 24) /地線(21、 23)與某一公共電源 線分別連接一個或多個電容，并在各組電容旁并聯(lián)放置一電阻，該公共 電源線為各獨立電源線(22、 24)中的任意一根。
20、 根據(jù)權(quán)利要求16所述的提高集成電路芯片抗靜電能力的封裝 方法，其特征在于，所述電容(10)釆用全面連接方法包括將任意一獨立電源線(22、 24)與集成電路中的任意一獨立地線(21、 23)分別連接一個或多個電容，并在各組電容旁并聯(lián)放置一電阻。
21、根據(jù)權(quán)利要求16所述的提高集成電路芯片抗靜電能力的封裝方法，其特征在于，所述電容(10)采用簡化連接方法包括將集成電路中的一個或多個獨立電源與獨立地之間各連接一個或 多個電容，并在各組電容旁并聯(lián)放置一電阻。
全文摘要
本發(fā)明公開了一種提高集成電路芯片抗靜電能力的封裝方法，該方法包括在封裝管殼上制作一電源線環(huán)路和一地線環(huán)路；在電源線環(huán)路與地線環(huán)路之間連接一或多個電容和一電阻；將集成電路芯片的一個或多個與芯片內(nèi)部電源線相連的地方引線到電源線環(huán)路上；將集成電路芯片的一個或多個與芯片內(nèi)部地線相連的地方引線到地線環(huán)路上。利用本發(fā)明，使一些集成電路內(nèi)部自身靜電放電ESD防護能力較差的芯片，在封裝后可以達到良好的ESD防護能力。
文檔編號H01L23/60GK101562140SQ20081010422
公開日2009年10月21日 申請日期2008年4月16日 優(yōu)先權(quán)日2008年4月16日
發(fā)明者曾傳濱, 晶 李, 李多力, 海潮和, 韓鄭生 申請人:中國科學(xué)院微電子研究所