靜電釋放保護(hù)電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路設(shè)計(jì)和制造領(lǐng)域，尤其涉及一種靜電釋放保護(hù)電路。
【背景技術(shù)】
[0002]隨著集成電路制造工藝水平進(jìn)入線寬的深亞微米時(shí)代，集成電路中的MOS元件都采用淺摻雜LDD (Lightly Doped Drain)結(jié)構(gòu)，并且娃化物工藝已廣泛應(yīng)用于MOS元件的擴(kuò)散層上。同時(shí)為了降低柵極多晶的擴(kuò)散串聯(lián)電阻，采用了多晶化合物的制造工藝。隨著集成電路元件的縮小，MOS元件的柵極氧化層厚度越來越薄，這些制造工藝的改進(jìn)可大幅度提高集成電路內(nèi)部的運(yùn)算速度，并可提高電路的集成度。但是這些改進(jìn)帶來了一個(gè)很大的弊端，即深亞微米集成電路更容易遭受到靜電放電(ESD，Electro Static Discharge)沖擊而失效，從而造成產(chǎn)品的可靠性下降。
[0003]ESD是指一定量的電荷從一個(gè)物體(例如人體)轉(zhuǎn)移到另一個(gè)物體上(例如芯片)的過程。目前對(duì)集成電路的防ESD危害要求都是以防人體靜電為主，并建立了人體模型(HBM，HumanBody Model)，HMB是ESD模型中建立最早和最主要的模型之一。
[0004]它描述的是當(dāng)一個(gè)帶有靜電的人用手接觸集成電路芯片的引腳時(shí)發(fā)生的人體向芯片引腳的放電現(xiàn)象。因此，ESD常常在集成電路的輸入、輸出單元口以及從電源到地的電路內(nèi)部形成。這個(gè)過程可導(dǎo)致芯片在很短的時(shí)間內(nèi)通過一個(gè)非常大的電流，35%以上的芯片失效是由ESD引起的。
[0005]ESD保護(hù)電路的設(shè)計(jì)目的就是要避免工作電路成為ESD的放電通路而遭到損害，保證在任意芯片引腳發(fā)生的ESD，都有適合的低阻旁路將ESD電流引入電源線，通過另外一個(gè)引腳建立ESD電流通路放電。
[0006]請(qǐng)參考圖1，圖1為現(xiàn)有技術(shù)中第一種靜電放電鉗位單元的電路結(jié)構(gòu)示意圖；所述靜電放電鉗位單元(EC，ESD CLAMP)包括電阻Rl和電容Cl組成的RC觸發(fā)電路、由PMOS和NMOS組成的多個(gè)反相器10和釋放晶體管20，其中，釋放晶體管20為NM0S，由于ESD通常為高頻、高壓信號(hào)，因此需要釋放晶體管20的尺寸較大，占據(jù)較大的面積，不利于集成度越來越高的行業(yè)發(fā)展趨勢(shì)；此外，釋放晶體管20的尺寸大，導(dǎo)致其漏電流1。?也會(huì)很大，影響電路正常的工作。
[0007]請(qǐng)參考圖2，圖2為現(xiàn)有技術(shù)中第二中靜電放電鉗位單元的電路結(jié)構(gòu)示意圖；圖2為一種硅控整流器SCR，在NWELL襯底中形成N+和P +，在PWELL襯底中形成P+和N +，并且形成兩個(gè)三極管Tl和T2。當(dāng)ESD觸發(fā)時(shí)，需要擊穿PN結(jié)之后才能夠進(jìn)行靜電釋放，造成ESD觸發(fā)效率低，并不敏感；而且硅控整流器還存在閂鎖效應(yīng)(Latch up)，存在一定風(fēng)險(xiǎn)。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的目的在于提供一種靜電釋放保護(hù)電路，能夠提高ESD觸發(fā)效率，并且降低閂鎖效應(yīng)。
[0009]為了實(shí)現(xiàn)上述目的，本發(fā)明提出了一種靜電釋放保護(hù)電路，包括:觸發(fā)電路、若干個(gè)反相器、傳輸門、第一三極管、第二三極管、第一電阻、第二電阻、上拉管和下拉管；其中，所述觸發(fā)電路為電阻、電容的串聯(lián)電路，所述若干個(gè)反相器依次串聯(lián)位于第一個(gè)的首反相器和位于最后一個(gè)的尾反相器，所述首反相器輸入接在所述電容和電阻之間，所述尾反相器的輸出與所述傳輸門的NMOS管和上拉管的柵極相連，所述尾反相器的輸入與所述傳輸門的PMOS管和下拉管的柵極相連；所述第一三極管的基極與所述第二三極管的集電極短接，所述第二三極管的基極與所述第一三極管的集電極短接，所述第二三極管的集電極通過所述第一電阻與所述第一三極管的發(fā)射極相連并共同接一電源電壓，所述第一三極管的集電極通過所述第二電阻與所述第二三極管的發(fā)射極相連并共同接地；所述傳輸門的第一控制端與所述上拉管的漏極和第一三極管的基極均相連，所述傳輸門的第二控制端與所述下拉管的漏極和第二三極管的基極均相連。
[0010]進(jìn)一步的，在所述的靜電釋放保護(hù)電路中，所述傳輸門由一個(gè)PMOS管和一個(gè)NMOS管并聯(lián)而成。
[0011]進(jìn)一步的，在所述的靜電釋放保護(hù)電路中，所述反相器為3個(gè)，依次串聯(lián)。
[0012]進(jìn)一步的，在所述的靜電釋放保護(hù)電路中，所述觸發(fā)電路的電阻阻值和電容容值的乘積大小范圍是O?2 μ S。
[0013]進(jìn)一步的，在所述的靜電釋放保護(hù)電路中，所述上拉管為PMOS晶體管，所述下拉管為NMOS晶體管。
[0014]進(jìn)一步的，在所述的靜電釋放保護(hù)電路中，正常工作時(shí)，所述傳輸門關(guān)閉，所述上拉管和下拉管打開。
[0015]進(jìn)一步的，在所述的靜電釋放保護(hù)電路中，當(dāng)所述觸發(fā)電路被觸發(fā)時(shí)，所述傳輸門導(dǎo)通，當(dāng)所述第一三極管基極和發(fā)射極，第二三極管基極和發(fā)射極的壓差超過所述第一三極管和第二三極管的閾值時(shí)，所述第一三極管和第二三極管導(dǎo)通，瀉放ESD電流，此時(shí)，所述上拉管和下拉管關(guān)閉。
[0016]進(jìn)一步的，在所述的靜電釋放保護(hù)電路中，所述第一三極管基極和發(fā)射極，第二三極管基極和發(fā)射極的壓差由所述第一電阻和第二電阻的阻值比決定。
[0017]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果主要體現(xiàn)在:使用RC觸發(fā)電路和傳輸門進(jìn)行ESD的觸發(fā)判斷，再采用硅控整流器進(jìn)行ESD電流的釋放，RC觸發(fā)電路和傳輸門能夠提高ESD的觸發(fā)效率，此外，本發(fā)明中的硅控整流器可以將第一電阻和第二電阻設(shè)計(jì)很小，在正常狀態(tài)下能夠有效的防止閂鎖效應(yīng)，而且上拉管和下拉管打開時(shí)能夠抑制閂鎖效應(yīng)。
【附圖說明】
[0018]圖1為現(xiàn)有技術(shù)中第一種靜電釋放鉗位單元的電路結(jié)構(gòu)示意圖；
[0019]圖2為現(xiàn)有技術(shù)中第二中靜電釋放鉗位單元的電路結(jié)構(gòu)示意圖；
[0020]圖3為本發(fā)明實(shí)施例中靜電釋放保護(hù)電路的電路結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0021]下面將結(jié)合示意圖對(duì)本發(fā)明的靜電釋放保護(hù)電路進(jìn)行更詳細(xì)的描述，其中表示了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實(shí)現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對(duì)于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對(duì)本發(fā)明的限制。
[0022]為了清楚，不描述實(shí)際實(shí)施例的全部特征。在下列描述中，不詳細(xì)描述公知的功能和結(jié)構(gòu)，因?yàn)樗鼈儠?huì)使本發(fā)明由于不必要的細(xì)節(jié)而混亂。應(yīng)當(dāng)認(rèn)為在任何實(shí)際實(shí)施例的開發(fā)中，必須做出大量實(shí)施細(xì)節(jié)以實(shí)現(xiàn)開發(fā)者的特定目標(biāo)，例如按照有關(guān)系統(tǒng)或有關(guān)商業(yè)的限制，由一個(gè)實(shí)施例改變?yōu)榱硪粋€(gè)實(shí)施例。另外，應(yīng)當(dāng)認(rèn)為這種開發(fā)工作可能是復(fù)雜和耗費(fèi)時(shí)間的，但是對(duì)于本領(lǐng)域技術(shù)人員來說僅僅是常規(guī)工作。
[0023]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本發(fā)明實(shí)施例的目的。
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