靜電保護(hù)電路的制作方法
【專利說明】
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電路設(shè)計(jì)領(lǐng)域，尤其涉及靜電保護(hù)電路。
【【背景技術(shù)】】
[0002]集成電路在制造、封裝、運(yùn)輸、裝配和應(yīng)用中，都時(shí)刻面臨著靜電放電(ESD)的沖擊。當(dāng)芯片的外部環(huán)境或者內(nèi)部累積的靜電荷，通過芯片的管腳流入或者留出芯片內(nèi)部時(shí)，瞬間產(chǎn)生的電流或電壓就會(huì)損壞集成電路，使芯片功能失效。因此，在芯片內(nèi)的管腳連接靜電保護(hù)電路，當(dāng)遭受ESD沖擊時(shí)，能夠把ESD大電流旁路，使其不經(jīng)過內(nèi)部電路，并將電壓鉗位在較低的水平，從而提升芯片抵抗ESD的能力。
[0003]大多數(shù)靜電保護(hù)電路的設(shè)計(jì)方案是使其通過接地管腳放電，這樣可在其他管腳和接地管腳之間方便的添加ESD器件。M0S晶體管是最常用的ESD防護(hù)器件之一，如圖1所示為一個(gè)芯片的電源到地之間的ESD保護(hù)結(jié)構(gòu)，圖中方框內(nèi)為芯片的內(nèi)部電路，M0S晶體管匪為芯片內(nèi)的ESD器件，
[0004]對(duì)于NM0S晶體管作為ESD器件而言，當(dāng)電源相對(duì)于地之間的正向ESD脈沖超過NM0S晶體管的漏源擊穿電壓(BVDS)時(shí)，漏極到襯底之間出現(xiàn)擊穿電流，NM0S的寄生NPN基極電位上升，使得P型襯底與NM0S源極的PN結(jié)正偏，這樣就觸發(fā)了寄生NPN導(dǎo)通，電源端的靜電荷經(jīng)過寄生NPN泄放到VSS。
[0005]對(duì)于PM0S晶體管作為ESD器件而言，其寄生的雙極型器件是PNP，在通常的CMOS工藝中，同等基區(qū)寬度條件下寄生PNP的電流增益低于寄生NPN的電流增益，所以PMOS ESD器件的放電能力要比NM0S晶體管的ESD器件差很多。
[0006]常用CMOS工藝中，NM0S的BVDS —般低于PM0S的BVDS，這樣用NM0S作為ESD器件就可以保證芯片內(nèi)部電路中的NM0S和PM0S器件都不會(huì)損壞。但是有些工藝中，PM0S的BVDS低于NM0S的BVDS，如果仍然采用傳統(tǒng)的NM0S晶體管作為ESD器件，當(dāng)電源到地之間出現(xiàn)ESD沖擊電壓時(shí)，芯片內(nèi)部的PM0S器件會(huì)先于NMOS ESD器件擊穿，這樣有可能在NM0SESD器件觸發(fā)寄生NPN放電前，內(nèi)部PM0S器件已經(jīng)損壞。
[0007]有必要提出一種新的方案來改進(jìn)靜電保護(hù)電路，克服上述問題。
【
【發(fā)明內(nèi)容】
】
[0008]本發(fā)明的目的之一在于提供一種靜電保護(hù)電路，其通過PM0S晶體管的擊穿電壓觸發(fā)NM0S晶體管的寄生NPN導(dǎo)通，降低靜電保護(hù)電路的觸發(fā)電壓，提高ESD保護(hù)性能。
[0009]為實(shí)現(xiàn)上述目的，本發(fā)明提供一種靜電保護(hù)電路，其包括:NM0S晶體管，其源極和柵極連接至第一連接端，其漏極連接至第二連接端；PM0S晶體管，其源極和柵極連接至第二連接端，其襯體端與其源極相連，其漏極與所述NM0S晶體管的襯體端相連。
[0010]進(jìn)一步的，所述NM0S晶體管包括:襯底；自襯底的上表面向下延伸而成的襯底接觸區(qū)，其作為NM0S晶體管的襯體端；自襯底的上表面向下延伸而成的第一有源區(qū)，其作為NM0S晶體管的漏極；自襯底的上表面向下延伸而成的第二有源區(qū)，所述第一有源區(qū)與第二有源區(qū)相互間隔，第二有源區(qū)作為NMOS晶體管的源極；形成于所述襯底的上表面之上的第一柵極，其中該第一柵極位于第一有源區(qū)和第二有源區(qū)之間并與第一有源區(qū)和第二有源區(qū)相鄰。所述PM0S晶體管包括:形成于所述襯底中的阱區(qū)，第二有源區(qū)較第一有源區(qū)距離所述阱區(qū)更近；自阱區(qū)的上表面向下延伸而成的阱接觸區(qū)，其作為PM0S晶體管的襯體端；自阱區(qū)的上表面向下延伸而成的第三有源區(qū)和第四有源區(qū)，其中第三有源區(qū)有部分位于阱區(qū)內(nèi)，部分位于襯底中，第三有源區(qū)與第二有源區(qū)相鄰且間隔，第四有源區(qū)較第三有源區(qū)距離第二有源區(qū)更遠(yuǎn)，第三有源區(qū)作為PM0S晶體管的漏極，第四有源區(qū)為PM0S晶體管的源極。形成于所述襯底的上表面之上的第二柵極，其中該第二柵極位于第三有源區(qū)和第四有源區(qū)之間并與第三有源區(qū)和第四有源區(qū)相鄰。
[0011]進(jìn)一步的，襯底、襯底接觸區(qū)、第三有源區(qū)、第四有源區(qū)為P型摻雜，阱區(qū)、第一有源區(qū)、第二有源區(qū)、阱接觸區(qū)為N型摻雜。
[0012]進(jìn)一步的，第四有源區(qū)、第二柵極、阱接觸區(qū)、第一有源區(qū)通過接觸孔和金屬與第二連接端相連，襯底接觸區(qū)、第二有源區(qū)通過接觸孔和金屬與第一連接端相連。
[0013]進(jìn)一步的，所述的靜電保護(hù)電路適合于PM0S晶體管的擊穿漏源電壓低于NM0S晶體管的擊穿漏源電壓的工藝。
[0014]與現(xiàn)有技術(shù)相比，本發(fā)明中的靜電保護(hù)電路通過PM0S晶體管的擊穿電壓觸發(fā)NM0S晶體管的寄生NPN導(dǎo)通，降低靜電保護(hù)電路的觸發(fā)電壓，提高ESD保護(hù)性能。
【【附圖說明】】
[0015]為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中:
[0016]圖1為現(xiàn)有技術(shù)中的靜電保護(hù)電路的示意圖；
[0017]圖2為本發(fā)明中的靜電保護(hù)電路在一個(gè)實(shí)施例中的電路示意圖；
[0018]圖3為圖2中的靜電保護(hù)電路的版圖結(jié)構(gòu)示意圖。
【【具體實(shí)施方式】】
[0019]本發(fā)明的詳細(xì)描述主要通過程序、步驟、邏輯塊、過程或其他象征性的描述來直接或間接地模擬本發(fā)明技術(shù)方案的運(yùn)作。為透徹的理解本發(fā)明，在接下來的描述中陳述了很多特定細(xì)節(jié)。而在沒有這些特定細(xì)節(jié)時(shí)，本發(fā)明則可能仍可實(shí)現(xiàn)。所屬領(lǐng)域內(nèi)的技術(shù)人員使用此處的這些描述和陳述向所屬領(lǐng)域內(nèi)的其他技術(shù)人員有效的介紹他們的工作本質(zhì)。換句話說，為避免混淆本發(fā)明的目的，由于熟知的方法和程序已經(jīng)容易理解，因此它們并未被詳細(xì)描述。
[0020]此處所稱的“一個(gè)實(shí)施例”或“實(shí)施例”是指可包含于本發(fā)明至少一個(gè)實(shí)現(xiàn)方式中的特定特征、結(jié)構(gòu)或特性。在本說明書中不同地方出現(xiàn)的“在一個(gè)實(shí)施例中”并非均指同一個(gè)實(shí)施例，也不是單獨(dú)的或選擇性的與其他實(shí)施例互相排斥的實(shí)施例。
[0021]圖2為本發(fā)明中的靜電保護(hù)電路200在一個(gè)實(shí)施例中的電路示意圖。如圖2所示的，所述靜電保護(hù)電路200包括NM0S晶體管匪和PM0S晶體管PM。
[0022]所述NMOS晶體管匪的源極和柵極連接至第一連接端VSS，其漏極連接至第二連接端VDD，所述PM0S晶體管P