專利名稱：集成閃存存儲單元的主板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種計算機結(jié)構(gòu)部件，特別涉及一種集成閃存存儲單元的主板。
背景技術(shù)：
現(xiàn)在的計算機系統(tǒng)數(shù)據(jù)存儲核心是傳統(tǒng)硬盤，硬盤使用磁盤為存儲介質(zhì)， 通過磁頭對磁盤進行各項操作。現(xiàn)有的硬盤體積較大，并且由于其內(nèi)部有馬
達、磁頭等機械部件，所以抗震性差，容易損壞而造成丟失數(shù)據(jù)；并且仍需 專用的SCSI (Small Computer System Interface小型計算機系統(tǒng)接口 )、 SATA (Serial Advanced Technology Attachment點對點串行ATA)或PATA ( Parallel ATA，并刊-ATA)石更盤接口連接工作，由于傳統(tǒng)硬盤4吏用時需要與主板之間 連接一根電源線和一根數(shù)據(jù)線，主板連接CPU模塊和內(nèi)存，通過主板上的內(nèi) 存控制模塊和輸入/輸出控制模塊進行通信控制，所以其連接復雜，拆裝都不 方便。
現(xiàn)有一種固態(tài)硬盤(solid state disk, SSD),這種硬盤用閃存代替磁體作 為存儲介質(zhì)的硬盤，該硬盤包含存儲控制器、存儲介質(zhì)、緩存等部分組成， 但是其使用的接口和安裝方式均與傳統(tǒng)硬盤沒有區(qū)別，其結(jié)構(gòu)仍然很復雜， 連接依舊不方便。

發(fā)明內(nèi)容
本發(fā)明的目的之一在于提供一種讀寫速度快、抗震性好、低功耗的帶有 閃存存儲的主才反。
本發(fā)明才是供了 一種集成閃存存儲單元的主板，主板上包括輸入/輸出控制 模塊，還包括
集成閃存存儲單元，集成在主板上用于存儲數(shù)據(jù)；
閃存控制器，與集成閃存存儲單元相連，接收輸入/輸出控制模塊的指令， 控制集成閃存存儲單元的通信；
直接內(nèi)存訪問控制器，連接閃存控制器，接收輸入/輸出控制模塊的指令， 協(xié)同閃存控制器控制集成閃存存儲單元的通信；
緩存，連接直接內(nèi)存訪問控制器，與集成閃存存儲單元通信。本發(fā)明還提供一種帶有閃存存儲的主板，主板上包括輸入/輸出控制模塊, 還包括
閃存存儲單元通信接口 ，可連接外部閃存存儲單元進行通信；
閃存控制器，與閃存存儲單元通信接口相連，接收輸入/輸出控制模塊的 指令，控制閃存存儲單元通信接口的通信；
直接內(nèi)存訪問控制器，連接閃存控制器，接收輸入/輸出控制模塊的指令， 協(xié)同閃存控制器控制閃存存儲單元通信接口的通信；
緩存，連接直接內(nèi)存訪問控制器，與閃存存儲單元通信接口通信。
本發(fā)明還提供了 一種與帶有閃存存儲的主板配合使用的閃存存儲單元， 包括閃存存儲器和通信接口 ，通信接口配合帶有閃存存儲的主板上的閃存存 儲單元通信接口進行閃存存儲器的數(shù)據(jù)通信。
本發(fā)明還提供了 一種基于集成閃存存儲單元的主板實現(xiàn)數(shù)據(jù)通信控制的 讀取方法，包含以下步驟
直接內(nèi)存訪問控制器和閃存控制器接收讀取控制命令； 閃存控制器控制集成閃存存儲單元將數(shù)據(jù)發(fā)送到緩存； 直接內(nèi)存訪問控制器控制緩存將數(shù)據(jù)發(fā)送到內(nèi)存。
本發(fā)明還提供了 一種基于集成閃存存儲單元的主板實現(xiàn)數(shù)據(jù)通信控制的 寫入方法，其特征在于，包含以下步驟
內(nèi)存訪問控制器和閃存控制器接收寫入控制命令； 直接內(nèi)存訪問控制器控制要寫入的數(shù)據(jù)從內(nèi)存寫入到緩存中； 閃存控制器對閃存存儲單元分配地址； 閃存控制器將緩存中的數(shù)據(jù)寫入到閃存存儲單元中。
本發(fā)明提供的帶有閃存存儲的主板，利用閃存讀寫速度快、抗震性好、 低功耗的優(yōu)點，以閃存為存儲介質(zhì)構(gòu)成計算機的存儲單元，閃存可直接集 成到主板上，也簡化了電路，減小體積和重量。4艮據(jù)閃存本身的特點，這 種閃存存儲單元較硬盤的速度更快，功耗噪聲更低，而且安全性更好。


圖1是本發(fā)明第一實施例提供的集成閃存存儲單元的主板結(jié)構(gòu)圖2是本發(fā)明第 一 實施例提供的集成閃存存儲單元的主板工作原理圖3是本發(fā)明第二實施例提供的集成閃存存儲單元的主板結(jié)構(gòu)圖；圖4是本發(fā)明第一和第二實施例提供的集成閃存存儲單元的主板工作原
理圖5是本發(fā)明第三實施例提供的帶有閃存存儲的主板結(jié)構(gòu)圖； 圖6是本發(fā)明第三實施例提供的帶有閃存存儲的主板工作原理圖； 圖7是本發(fā)明第四實施例提供的帶有閃存存儲的主板結(jié)構(gòu)圖； 圖8是本發(fā)明第三和第四實施例提供的帶有閃存存儲的主板算法工作原 理圖9是本發(fā)明第五實施例提供的閃存存儲單元結(jié)構(gòu)示意圖11是本發(fā)明第六^施例的i取方法流程圖； A ;
圖12是本發(fā)明第七實施例的讀取方法流程圖； 圖13是本發(fā)明第八實施例的寫入方法流程圖； 圖14是本發(fā)明第九實施例的寫入方法流程圖。
具體實施例方式
為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及 實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施 例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
本發(fā)明通過在輸入/輸出控制模塊中的閃存控制芯片與集成閃存存儲單元 進行通信，對集成閃存存儲單元進行數(shù)據(jù)的寫入、讀取、擦除等操作。
作為本發(fā)明的第一實施例，圖1示出了一種集成閃存存儲單元的主板， 與CPU模塊6和內(nèi)存7連接，主板上包括內(nèi)存控制模塊12和輸入/輸出控制 ^t塊l，還包括集成閃存存儲單元IO，集成在主板上用于存儲數(shù)據(jù)；
閃存控制器2，與集成閃存存儲單元IO相連，接收輸入/輸出控制模塊的 指令，控制集成閃存存儲單元10的通信；
直接內(nèi)存訪問控制器(DMA, Direct Memory Access ) 3 ，連接閃存控制器 2，接收輸入/輸出控制模塊1的指令，協(xié)同閃存控制器2控制集成閃存存儲單 元10的通信；
緩存5 ，連接直接內(nèi)存訪問控制器3,與集成閃存存儲單元10通信。 輸入/輸出控制模塊1在主板上與CPU模塊6、內(nèi)存控制模塊12通過系 統(tǒng)總線進行通信，實現(xiàn)對輸入/輸出總線的控制和通信。CPU模塊6 —般由邏 輯運算單元、控制單元和存儲單元組成。在邏輯運算和控制單元中包括一些 寄存器，這些寄存器用于CPU模塊6在處理數(shù)據(jù)過程中數(shù)據(jù)的暫時保存。CPU 模塊6 —般由主板上的CPU插槽安裝CPU組成，也可以為集成在主板上的CPU。
內(nèi)存控制模塊12是主板芯片組中起主導作用的最重要的組成部分，內(nèi)存 控制模塊12與CPU模塊6的聯(lián)系并控制內(nèi)存7、 AGP數(shù)據(jù)在北橋內(nèi)部傳輸， 提供對CPU模塊6的類型和主頻、系統(tǒng)的前端總線頻率、內(nèi)存的類型和最大 容量、AGP插槽、ECC糾錯等支持，整合型芯片組的北橋芯片還集成了顯示 核心。其主要負責CPU模塊6與內(nèi)存之間的交流；CPU模塊6與外設(shè)之間的 交流；支持內(nèi)存的種類及最大容量的控制。
閃存控制器2，控制閃存存儲單元與輸入/輸出控制模塊1和直接內(nèi)存訪 問控制器3之間的通信。
直接內(nèi)存訪問控制器3控制外部設(shè)備和內(nèi)存之間直接讀寫數(shù)據(jù)，既不通 過CPU模塊6，也不需要CPU模塊6干預。CPU模塊6除了在數(shù)據(jù)傳輸開始 和結(jié)束時做一點處理外，在傳輸過程中CPU模塊6可以進行其他的工作。這 樣，在大部分時間里，CPU模塊6和輸入/輸出模塊1都處于并行操作。因此， 使整個計算機系統(tǒng)的效率大大提高。
直接內(nèi)存訪問控制器3包括主存地址寄存器、數(shù)據(jù)數(shù)量計數(shù)器、直接 內(nèi)存訪問的控制/狀態(tài)邏輯、直接內(nèi)存訪問請求觸發(fā)器、數(shù)據(jù)緩沖寄存器、 中斷積4勾。
直接內(nèi)存訪問控制器3采用以下三種方式1、停止CPl^莫塊6訪問內(nèi) 存7:當外部設(shè)備要求傳送一批數(shù)據(jù)時，由直接內(nèi)存訪問控制器3發(fā)一個信號 給CPU模塊6。直接內(nèi)存訪問控制3器獲得總線控制權(quán)后，開始進行數(shù)據(jù)傳 送。 一批數(shù)據(jù)傳送完畢后，直接內(nèi)存訪問控制器3通知CPU模塊6可以使用 內(nèi)存7,并把總線控制權(quán)交還給CPU模塊6。 2、周期挪用當外部設(shè)備沒有 直接內(nèi)存訪問請求時，CPU模塊6按程序要求訪問內(nèi)存7,—旦I/O設(shè)備有直 接內(nèi)存訪問請求，則I/O設(shè)備挪用 一個或幾個周期。3 、直接內(nèi)存訪問控制器 3與CPU模塊6交替訪問 一個CPU周期可分為2個周期， 一個專供直接內(nèi) 存訪問控制器3訪問，另一個專供CPU模塊6訪問。不需要總線使用權(quán)的申 請、建立和歸還過程。
集成閃存存儲單元IO集成在主板上，由于制造工藝的提高，閃存芯片的 體積已經(jīng)越來越小，而且由于本實施例省去了主板上的硬盤接口及石更盤接口 的相關(guān)線路，所以為將閃存芯片集成在主板上提供了充足的空間，可以包括 單個閃存芯片或或包括相互級聯(lián)的至少二閃存芯片。目前單片閃存芯片的容 量雖然已經(jīng)可以達到16GB,但還是無法滿足計算機存儲的要求。這樣就需要 通過級聯(lián)的方式擴大閃存存儲單元的整體容量。圖6中以K9GCG08U1M閃 存芯片為例給出了 一種雙通道8片閃存芯片級聯(lián)的方式，這樣就構(gòu)建了 一個 64GB的閃存存儲單元。閃存存儲單元中閃存芯片的級聯(lián)方式包括圖6中所示
7的方法，但不限于此。它可以用更多的閃存芯片級聯(lián)，甚至可以是用四通道 實現(xiàn)。
參見圖2，圖2給出了集成閃存存儲單元10與CPU模塊6通信的示意圖， CPU模塊6對集成閃存存儲單元10進行寫操作時，CPU模塊6發(fā)送控制命令 給到直接內(nèi)存訪問控制器3和閃存控制器2,數(shù)據(jù)從內(nèi)存7傳送到緩存5中， 閃存控制器2對相應的集成閃存存儲單元10進行評估，發(fā)送分配地址信息， 再將緩存5中數(shù)據(jù)發(fā)送到集成閃存存儲單元10; CPU模塊6對集成閃存存儲 單元IO讀操作時，發(fā)送指令通知到直接內(nèi)存訪問控制器3和閃存控制器2, 閃存控制器2從集成閃存存儲單元10讀取數(shù)據(jù)，傳送到緩存5中，緩存5中 的數(shù)據(jù)再通過內(nèi)存7給到CPU模塊6。
第一實施例通過閃存控制器、直接內(nèi)存訪問控制器、緩存和集成閃存存 儲單元實現(xiàn)了對現(xiàn)有的硬盤接口和硬盤的替代，閃存控制器、直接內(nèi)存訪問
控制器、緩存通常在一個IC中，但是為了主板上的線路簡潔，基于第一實施 例提出第二實施例。
如圖3所示，第二實施例將閃存控制器2、直接內(nèi)存訪問控制器12和/或 緩存5內(nèi)置到輸入/輸出控制模塊1中，并且輸入/輸出控制模塊1上定義閃存 接口 ，通過帶有閃存控制器2、直接內(nèi)存訪問控制器12和緩存5的輸入/輸出 控制模塊1實現(xiàn)對集成閃存存儲單元10的控制和通信，節(jié)省了主板上需要布 置的芯片數(shù)量，簡化了線路，其數(shù)據(jù)傳輸?shù)脑砼c第一實施例相同，此處不 再重復。
上述第一和第二實施例中，根據(jù)閃存存儲單元本身的特性，如圖4所示， 在安裝操作系統(tǒng)后，在操作系統(tǒng)8中還可增加控制閃存存儲單元數(shù)據(jù)讀寫的 算法，如映射算法81、均衡算法82、 ECC算法83等。
映射算法81，用于管理閃存存儲器中的存儲塊。由于NAND閃存存儲器 內(nèi)所含的存儲單元以頁(Page)和塊(Block)為基本單位進行操作，并不能 保證每個塊出廠后都是好的。因此，必須要確保數(shù)據(jù)存儲到好的塊中。映射 算法實現(xiàn)閃存存儲器中邏輯塊與物理塊之間有效映射，保證讀寫數(shù)據(jù)的各邏 輯塊可以對應到無缺陷的塊，以保證數(shù)據(jù)的可靠性和完整性。
均衡算法82，用于均衡閃存存儲器中邏輯位置地址的讀寫概率，以提高 閃存存儲器的使用壽命。
錯誤4企查和修正(Error cheching and correcting, ECC )算法83，用于完 成對閃存存儲器存儲讀取數(shù)據(jù)時的錯誤檢測和修正，控制位錯誤比率。在其 他閃存控制器(像閃存盤、MP3控制器)上，由于控制的運算能力有限，ECC 算法都以固件的形式實現(xiàn)。而本發(fā)明中基于計算機CPU強大的運算能力，將ECC算法包含在操作系統(tǒng)中，這樣就可以通過升級操作系統(tǒng)對算法升級。由 此，不需從新掩膜就可以支持最新技術(shù)的閃存存儲器。
第 一和第二實施例提供的集成閃存存儲單元的主板利用主板空間，將閃 存存儲單元直接集成在主板上，并直接與閃存控制器連接進行數(shù)據(jù)傳輸，省 去了閃存存儲單元與閃存控制器之間的通信接口 ，進一 步的簡化了主板的連 接結(jié)構(gòu)。
圖5示出了本發(fā)明的第三實施例提供的帶有閃存存儲的主板結(jié)構(gòu)圖，包 括輸入/輸出控制模塊1，閃存存儲單元通信接口 4，與輸入/輸出控制模塊1 進行通信的閃存控制器2和直接內(nèi)存訪問控制器，閃存控制器2控制閃存存 儲單元接口 4與直接內(nèi)存訪問控制器3之間的通信，直接內(nèi)存訪問控制器3 連接緩存5。
輸入/輸出控制模塊1在主板上與現(xiàn)有的CPU模塊6、內(nèi)存控制模塊12 通過系統(tǒng)總線進行通信，實現(xiàn)對輸入/輸出總線1的控制和通信。CPU模塊6 一般由邏輯運算單元、控制單元和存儲單元組成。在邏輯運算和控制單元中 包括一些寄存器，這些寄存器用于CPU模塊6在處理數(shù)據(jù)過程中數(shù)據(jù)的暫時 保存。CPU模塊6 —般由主板上的CPU插槽安裝CPU組成，也可以為集成 在主板上的CPU。
內(nèi)存控制模塊12與CPU模塊6聯(lián)系并控制內(nèi)存7，提供對CPU模塊6的 類型和主頻、系統(tǒng)的前端總線頻率、內(nèi)存的類型和最大容量。內(nèi)存控制模塊 12主要負責CPU模塊6與內(nèi)存7之間的交流；CPU模塊與外設(shè)之間的交流； 支持內(nèi)存的種類及最大容量的控制。
閃存控制器2控制閃存存儲單元接口 4與輸入/輸出控制模塊1和直接內(nèi) 存訪問控制器3之間的通信。
閃存存儲單元接口 4總線分為數(shù)據(jù)總線41和控制總線42:數(shù)據(jù)總線41 可以是8位、16位、32位或64位等，可以支持8/16位閃存存儲單元，可以 實現(xiàn)單通道、雙通道甚至四通道；控制總線42中有RE弁、WE#、 ALE、 CLE、 WP#、 RB和若干CE斜言號等。
直接內(nèi)存訪問控制器3控制外部設(shè)備和內(nèi)存之間直接讀寫數(shù)據(jù)，既不通 過CPU模塊6，也不需要CPU模塊6干預。CPU模塊6除了在數(shù)據(jù)傳輸開始 和結(jié)束時做一些處理外，在傳輸過程中CPU模塊6可以進行其他的工作。這 樣，在大部分時間里，CPU模塊6和輸入/輸出模塊1都處于并行操作。因此， 使整個計算機系統(tǒng)的效率大大提高。直接內(nèi)存訪問控制器3包括主存地址寄存器、數(shù)據(jù)數(shù)量計數(shù)器、直接 內(nèi)存訪問的控制/狀態(tài)邏輯、直接內(nèi)存訪問請求觸發(fā)器、數(shù)據(jù)緩沖寄存器、 中斷機構(gòu)。
直接內(nèi)存訪問控制器3采用以下三種方式1、停止CPU模塊6訪問內(nèi) 存7:當外部設(shè)備要求傳送一批數(shù)據(jù)時，由直接內(nèi)存訪問控制器3發(fā)一個信號 給CPU模塊6。直接內(nèi)存訪問控制器3獲得總線控制權(quán)后，開始進行數(shù)據(jù)傳 送。 一批數(shù)據(jù)傳送完畢后，直接內(nèi)存訪問控制器3通知CPU模塊6可以使用 內(nèi)存7，并把總線控制權(quán)交還給CPU模塊6。 2、周期挪用當外部設(shè)備沒有 直接內(nèi)存訪問請求時，CPU模塊6按程序要求訪問內(nèi)存7,—旦I/O設(shè)備有直 接內(nèi)存訪問請求，則1/0設(shè)備挪用一個或幾個周期。3、直接內(nèi)存訪問控制器 3與CPU模塊6交替訪問 一個CPU周期可分為2個周期， 一個專供直接內(nèi) 存訪問控制器3訪問，另一個專供CPU模塊6訪問。不需要總線使用權(quán)的申 請、建立和歸還過程。
參見圖6，圖6給出了閃存存儲單元接口 4與CPU模塊6通信的示意圖， CPU模塊6對閃存存儲單元接口 4進行寫操作時，CPU模塊6發(fā)送控制命令 給到直接內(nèi)存訪問控制器3和閃存控制器2,數(shù)據(jù)從內(nèi)存7傳送到緩存5中， 閃存控制器2對相應的閃存存儲單元接口 4進行評估，發(fā)送分配地址信息， 再將緩存5中數(shù)據(jù)發(fā)送到閃存存儲單元接口 4; CPU模塊6對閃存存儲單元 接口 4讀操作時，發(fā)送指令通知到直接內(nèi)存訪問控制器3和閃存控制器2,閃 存控制器2從閃存存儲單元接口 4讀取數(shù)據(jù)，傳送到緩存5中，緩存5中的 數(shù)據(jù)再通過內(nèi)存7給到CPU模塊6。
第三實施例通過閃存控制器2、直接內(nèi)存訪問控制器3、緩存5和閃存存 儲單元接口 4實現(xiàn)了對現(xiàn)有的硬盤接口的替代，閃存控制器2、直接內(nèi)存訪問 控制器3、緩存5通常在一個IC中，但是為了主板上的線路簡潔，基于第三 實施例提出第四實施例。
如圖7所示，第四實施例將閃存控制器2、直接內(nèi)存訪問控制器12和/或 緩存5內(nèi)置到輸入/輸出控制模塊1的IC中，并且輸入/輸出控制模塊1上定 義閃存接口，通過帶有閃存控制器2、直接內(nèi)存訪問控制器3和緩存5的輸入 /輸出控制模塊1實現(xiàn)對閃存存儲控制接口 4的通信，節(jié)省了主板上需要布置 的芯片數(shù)量，簡化了線路，其數(shù)據(jù)傳輸?shù)脑砼c第一實施例相同，此處不再 重復。
上述第三和第四實施例中，根據(jù)閃存存儲單元本身的特性，如圖8所示， 在安裝操作系統(tǒng)后，在操作系統(tǒng)8中還可增加了 一些控制閃存存儲單元凄丈據(jù)讀寫的算法，如映射算法81、均衡算法82、錯誤檢查和修正(Error cheching and correcting, ECC )算法83等。
映射算法81,用于管理閃存存儲器中的存儲塊。由于NAND閃存存4諸器 內(nèi)所含的存儲單元以頁(Page)和塊(Block)為基本單位進行操作，并不能 保證每個塊出廠后都是好的。因此，必須要確保數(shù)據(jù)存儲到好的塊中。映射
算法實現(xiàn)閃存存儲器中邏輯塊與物理塊之間有效映射，保證讀寫數(shù)據(jù)的各邏 輯塊可以對應到無缺陷的物理塊，以保證數(shù)據(jù)的可靠性和完整性。
均衡算法82,用于均衡閃存存儲器中邏輯位置地址的讀寫概率，以提高 閃存存儲器的使用壽命。
ECC算法83，用于完成對閃存存儲器存儲讀取數(shù)據(jù)時的錯誤^r測和修正， 控制位錯誤比率。在其他閃存控制器(像閃存盤、MP3控制器)上，由于控 制的運算能力有限，ECC算法都以固件的形式實現(xiàn)。而本發(fā)明中基于計算機 CPU強大的運算能力，將ECC算法包含在操作系統(tǒng)中，這樣就可以通過升級 操作系統(tǒng)對算法升級。由此，不需從新掩膜就可以支持最新技術(shù)的閃存存儲 器。
上述第三和第四實施例提供的主板與現(xiàn)有的用閃存芯片代替^f茲體作為存 儲介質(zhì)的硬盤相比，將閃存控制器和直接內(nèi)存訪問控制器還有緩存都集成在 主板上，由于在計算機內(nèi)部的各個部件中，硬盤由于容量或質(zhì)量問題是一個 隨時需要增加或者更換的部件，將閃存控制器和直接內(nèi)存訪問控制器還有緩 存置于硬盤中，增加了每個硬盤的成本，而將閃存控制器和直接內(nèi)存訪問控 制器還有緩存集成在主板上將使得增加和更換存儲器的成本降低，與之配合 使用的閃存存儲單元中無需再有閃存控制器和直接內(nèi)存訪問控制器還有緩 存，所以下面的第五實施例提供了 一種與本實施例的帶有閃存存儲的主板配 合使用的閃存存儲單元。
本發(fā)明的第五實施例提供了 一種配合上述第三或第四使用的閃存存儲單 元，圖9示出了本發(fā)明提供的閃存存儲單元9結(jié)構(gòu)示意圖，閃存存儲單元9 包含有閃存存儲器910和通信接口 920，閃存存儲器910內(nèi)的數(shù)據(jù)操作通過通 信接口 920傳輸。
閃存存儲器910可以包括單個閃存芯片或包括相互級聯(lián)的至少二閃存芯 片。目前單片閃存芯片的容量雖然已經(jīng)可以達到16GB， ^f旦還是無法滿足計算 機存儲的要求。這樣就需要通過級聯(lián)的方式擴大閃存存儲單元的整體容量。 圖10中以K9GCG08U1M閃存芯片為例給出了 一種雙通道8片閃存芯片級耳關(guān) 的方式，這樣就構(gòu)建了一個64GB的閃存存儲單元。閃存存儲單元9中閃存芯片的級聯(lián)方式包括圖6中所示的方法，但不限于此。它可以用更多的閃存芯 片級聯(lián)，甚至可以是用四通道實現(xiàn)。
通信接口 920總線分為數(shù)據(jù)總線921和控制總線922,數(shù)據(jù)總線921可以 是8位、16位、32位或64位等，可以支持8/16位閃存存儲單元，可以實現(xiàn) 單通道、雙通道甚至四通道；控制總線922中有RE弁、WE#、 ALE、 CLE、 WP#、 RB和若干CE弁信號等。
第五實施例提供的閃存存儲單元的通信接口的數(shù)據(jù)總線的規(guī)格和控制總 線的信號均和第三和第四實施例中的帶有閃存存儲的主板的通信接口的據(jù)總 線的規(guī)格和控制總線的信號一致，實現(xiàn)連接后即可進行通信，閃存存儲單元 也由于簡單的結(jié)構(gòu)而降低了使用成本。
第六實施例提供了 一種基于集成閃存存儲單元的主板實現(xiàn)數(shù)據(jù)通信控制 的讀取方法，各部件傳輸關(guān)系參照圖2，如圖11所示，該讀取方法包含以下 步驟
S110、直接內(nèi)存訪問控制器和閃存控制器接收讀取控制命令； S120、閃存控制器控制集成閃存存儲單元將數(shù)據(jù)發(fā)送到緩存； S130、直接內(nèi)存訪問控制器控制緩存將數(shù)據(jù)發(fā)送到內(nèi)存。
如圖12所示，第七實施例在第六實施例的直接內(nèi)存訪問控制器控制緩存 將數(shù)據(jù)發(fā)送到內(nèi)存步驟后還包括對讀取數(shù)據(jù)錯誤檢測和修正(ECC)步驟 1301，用于完成對閃存存儲器存儲讀取數(shù)據(jù)時的錯誤檢測和修正，控制位錯 誤比率。在其他閃存控制器(像閃存盤、MP3控制器)上，由于控制的運算 能力有限，ECC算法都以固件的形式實現(xiàn)。也可以基于計算機CPU強大的運 算能力，將ECC算法包含在操作系統(tǒng)中，這樣就可以通過升級操作系統(tǒng)對算 法升級。由此，不需重新掩膜就可以支持最新技術(shù)的閃存存儲器。
第八實施例提供了 一種基于集成閃存存儲單元的主板實現(xiàn)數(shù)據(jù)通信控制 的讀取方法，各部件傳輸關(guān)系參照圖2，如圖13所示，讀取步驟包含以下步 驟寫入步驟包含以下步驟
S210、內(nèi)存訪問控制器和閃存控制器接收寫入控制命令， S220、直接內(nèi)存訪問控制器控制要寫入的數(shù)據(jù)從內(nèi)存寫入到緩存中； S230、閃存控制器對集成閃存存儲單元分配地址； S240、閃存控制器將緩存中的數(shù)據(jù)寫入到集成閃存存儲單元中。 上述方法實現(xiàn)了基于集成閃存存儲單元的主板實現(xiàn)數(shù)據(jù)通信控制，但在 通信過程中由于數(shù)據(jù)的錯誤和集成閃存存儲單元的好壞會影響數(shù)據(jù)通信的質(zhì)量，所以在第六實施例的基礎(chǔ)上提出第七實施例。
如圖14所示，第九實施例在第八實施例中的閃存控制器對集成閃存存儲 單元分配地址之前還包括保證讀寫數(shù)據(jù)對應到無缺陷的地址的映射步驟
2301，用于管理閃存存儲器中的存儲塊。由于NAND閃存存儲器內(nèi)所含的存 儲單元以頁(Page)和塊(Block)為基本單位進行操作，并不能保證每個塊 出廠后都是好的。因此，必須要確保數(shù)據(jù)存儲到好的塊中。映射算法實現(xiàn)閃 存存儲器中邏輯塊與物理塊之間有效映射，保證讀寫數(shù)據(jù)的各邏輯塊可以對 應到無缺陷的物理塊，以保證數(shù)據(jù)的可靠性和完整性。
以上所述僅為本發(fā)明的優(yōu)選實施例，并非因此限制本發(fā)明的專利范圍， 凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接 或間接運用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護范圍內(nèi)。
權(quán)利要求
1、一種集成閃存存儲單元的主板，主板上包括內(nèi)存控制模塊和輸入/輸出控制模塊，其特征在于，還包括集成閃存存儲單元，集成在主板上用于存儲數(shù)據(jù)；閃存控制器，與集成閃存存儲單元相連，接收輸入/輸出控制模塊的指令，控制集成閃存存儲單元的通信；直接內(nèi)存訪問控制器，連接閃存控制器，接收輸入/輸出控制模塊的指令，協(xié)同閃存控制器控制集成閃存存儲單元的通信；緩存，連接直接內(nèi)存訪問控制器，與集成閃存存儲單元通信。
2、 如權(quán)利要求1所述的集成閃存存儲單元的主板，其特征在于所述的 閃存控制器、直接內(nèi)存訪問控制器和/或緩存分別設(shè)于輸入/輸出控制模塊中。
3、 如權(quán)利要求1或2所述的集成閃存存儲單元的主板，其特征在于所 述的集成閃存存儲單元包括單個閃存芯片或包括相互級聯(lián)的至少二閃存芯 片。
4、 一種帶有閃存存儲的主板，主板上包括內(nèi)存控制模塊和輸入/輸出控制 模塊，其特征在于，還包括閃存存儲單元通信接口 ，可連接外部閃存存儲單元進行通信；閃存控制器，與閃存存儲單元通信接口相連，接收輸入/輸出控制模塊的 指令，控制閃存存儲單元通信接口的通信；直接內(nèi)存訪問控制器，連接閃存控制器，接收輸入/輸出控制模塊的指令， 協(xié)同閃存控制器控制閃存存儲單元通信接口的通信；緩存，連接直接內(nèi)存訪問控制器，與閃存存儲單元通信接口通信。
5、 如權(quán)利要求4所述的帶有閃存存儲的主板，其特征在于所述的閃存 控制器、直接內(nèi)存訪問控制器和/或緩存分別設(shè)于輸入/輸出控制模塊中。
6、 一種與帶有閃存存儲的主板配合使用的閃存存儲單元，其特征在于 所述的閃存存儲單元包括閃存存儲器和通信接口 ，通信接口配合帶有閃存存 儲的主板上的閃存存儲單元通信接口進行閃存存儲器的數(shù)據(jù)通信。
7、 如權(quán)利要求6所述的與帶有閃存存儲的主板配合使用的閃存存儲單元，其特征在于所述的閃存存儲器包括單個閃存芯片或包括相互級聯(lián)的至少二閃存芯片。
8、 一種基于集成閃存存儲單元的主板實現(xiàn)數(shù)據(jù)通信控制的讀取方法，其 特征在于，所述的讀取方法包含以下步驟直接內(nèi)存訪問控制器和閃存控制器接收讀取控制命令； 閃存控制器控制集成閃存存儲單元將數(shù)據(jù)發(fā)送到緩存； 直接內(nèi)存訪問控制器控制緩存將數(shù)據(jù)發(fā)送到內(nèi)存。
9、 如權(quán)利要求8所述的基于集成閃存存儲單元的主板實現(xiàn)數(shù)據(jù)通信控制 的讀取方法，其特征在于在所述的直接內(nèi)存訪問控制器控制緩存將數(shù)據(jù)發(fā) 送到內(nèi)存步驟后，還包括對讀取數(shù)據(jù)錯誤檢測和修正的步驟。
10. —種基于集成閃存存儲單元的主板實現(xiàn)數(shù)據(jù)通信控制的寫入方法，其 特征在于，所述的寫入方法包含以下步驟內(nèi)存訪問控制器和閃存控制器接收寫入控制命令； 直接內(nèi)存訪問控制器控制要寫入的數(shù)據(jù)從內(nèi)存寫入到緩存中； 閃存控制器對閃存存儲單元分配地址； 閃存控制器將li存中的凝:據(jù)寫入到閃存存儲單元中。
11、如權(quán)利要求IO所述的基于集成閃存存儲單元的主板實現(xiàn)數(shù)據(jù)通信控 制的寫入方法，其特征在于所述的閃存控制器對閃存存儲單元分配地址步 驟前，還包括保證讀寫數(shù)據(jù)對應到無缺陷的地址的映射步驟。
全文摘要
本發(fā)明提供一種集成閃存存儲單元的主板，主板上包括內(nèi)存控制模塊和輸入/輸出控制模塊，還包括集成閃存存儲單元，集成在主板上用于存儲數(shù)據(jù)；閃存控制器，與集成閃存存儲單元相連，接收輸入/輸出控制模塊的指令，控制集成閃存存儲單元的通信；直接內(nèi)存訪問控制器，協(xié)同閃存控制器控制集成閃存存儲單元的通信。本發(fā)明提供的帶有閃存存儲的主板，利用閃存讀寫速度快、抗震性好、低功耗的優(yōu)點，以閃存為存儲介質(zhì)構(gòu)成計算機的存儲單元，閃存直接集成到主板上，也簡化了電路，減小體積和重量。根據(jù)閃存本身的特點，這種閃存存儲單元較硬盤的速度更快，功耗噪聲更低，而且安全性更好。
文檔編號G06F1/16GK101539785SQ20081008405
公開日2009年9月23日 申請日期2008年3月21日 優(yōu)先權(quán)日2008年3月21日
發(fā)明者松 林 申請人:深圳市朗科科技股份有限公司