專利名稱：集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，更具體地，涉及含施密特輸入電路的集成電路。
已知，當(dāng)變化較慢(如μs量級(jí))的輸入信號(hào)輸入到具有信號(hào)閾值型輸入電路的集成電路中時(shí)，會(huì)發(fā)生一種現(xiàn)象(冒險(xiǎn)現(xiàn)象)輸入到內(nèi)部邏輯電路的信號(hào)變得瞬時(shí)的異常。因此，大多數(shù)集成電路含有施密特輸入電路以避免冒險(xiǎn)現(xiàn)象。
當(dāng)制造具有施密特輸入電路的集成電路時(shí)，必須測(cè)試滯后(Hysteresis)寬度，即在各施密特輸入電路的高(H)邊/低(L)邊的閾值電壓是否為預(yù)定的值。通常，該測(cè)試，所謂功能測(cè)試，通過(guò)操作內(nèi)部邏輯電路完成。具體地講，當(dāng)測(cè)試施密特輸入電路的H邊閾值電壓(VTH)時(shí)，在輸入到施密特輸入電路的信號(hào)電平從GND電平以預(yù)定量(如0.1V)增大時(shí)重復(fù)進(jìn)行功能測(cè)量。然后，確定基于該結(jié)果每一次功能測(cè)試是被識(shí)別為“H”還是“L”，在識(shí)別結(jié)果從“L”變?yōu)椤癏”時(shí)的輸入信號(hào)電平被定義為VTH。當(dāng)測(cè)量L邊閾值電壓(VTL)時(shí)，重復(fù)功能測(cè)試而輸入到施密特輸入電路的信號(hào)電平是降低的。
如上所述，在普通集成電路中，要求重復(fù)進(jìn)行功能測(cè)試以測(cè)試施密特輸入電路，因而，存在測(cè)試施密特電路耗時(shí)較長(zhǎng)的問(wèn)題。尤其，在大的標(biāo)準(zhǔn)化的LSI如微處理器或微控制器中，“功能測(cè)試”非常復(fù)雜且耗時(shí)很長(zhǎng)，因而測(cè)試安裝在LSI上的全部施密特輸入電路要占用非常長(zhǎng)的時(shí)間。
而且，上述施密特輸入電路的測(cè)試用LSI測(cè)試儀或類似物完成，因而，受測(cè)試環(huán)境(如，用測(cè)試板或測(cè)試插座測(cè)試)的功能噪聲的影響，還存在閾值電壓測(cè)量精度變低的問(wèn)題。尤其，在具有約10-30MHz的原始振蕩頻率的微控制器或類似物中，GND和VDD的噪聲約0.1～0.3V。因此，盡管在這種環(huán)境進(jìn)行施密特輸入電路的VTH和VTL測(cè)量，并不能獲得精確值。通常，VTH的測(cè)量值大于真實(shí)值，VTL的測(cè)量值小于真實(shí)值，為降低測(cè)量誤差，在測(cè)量閾值電壓時(shí)降低原始振蕩頻率以降低噪聲的產(chǎn)生量，然而，原始振蕩頻率越低，功能測(cè)試所需時(shí)間越長(zhǎng)。
如上所述，普通集成電路具有測(cè)試施密特輸入電路所需時(shí)間長(zhǎng)和測(cè)試結(jié)果精確性差的問(wèn)題，且這些問(wèn)題導(dǎo)致成本增大。
因此，本發(fā)明的目的是提供一種集成電路，其有可能以較短的時(shí)間測(cè)試施密特輸入電路并獲得高精度測(cè)試結(jié)果。
根據(jù)本發(fā)明的第一集成電路包括(a)內(nèi)部邏輯電路，(b)用于將信號(hào)輸入到內(nèi)部邏輯電路的多個(gè)輸入端口，(c)用于把與從多個(gè)入端口輸入的信號(hào)相對(duì)應(yīng)的信號(hào)分別輸出的多個(gè)施密特輸入電路，(d)從內(nèi)部邏輯電路輸出信號(hào)的多個(gè)輸出端口，和(e)多個(gè)開(kāi)關(guān)電路，每個(gè)開(kāi)關(guān)電路與內(nèi)部邏輯電路相連并與多個(gè)施密特輸入電路中的一個(gè)相連，還與多個(gè)輸出端口中的一個(gè)相連，輸出端口中的一個(gè)的選擇是通過(guò)考慮連接的施密特輸入電路與多個(gè)輸出端口的位置關(guān)系為降低連線量選定的，并且將信號(hào)從連接的施密特電路饋送到內(nèi)部邏輯電路或連接的輸出端口。
即，第一集成電路含有一開(kāi)關(guān)電路，它能將施密特輸入電路的輸出送到輸出端口以便旁路每一個(gè)施密特輸入電路的內(nèi)部邏輯電路。每個(gè)開(kāi)關(guān)電路向其輸出一個(gè)信號(hào)的輸入端口是通過(guò)考慮與相應(yīng)的施密特輸入電路的位置關(guān)系以便減少連線量和不重復(fù)而確定的。因此，第一集成電路中的每個(gè)開(kāi)關(guān)具有功能，每個(gè)施密特輸入電路被連接到彼此不同的輸出端口。
結(jié)果，在第一集成電路中，能測(cè)試施密特輸入電路而不同時(shí)進(jìn)行功能測(cè)試，因而，完成施密特輸入電路的測(cè)試只需很短的時(shí)間。進(jìn)而，在測(cè)試中，由于內(nèi)部邏輯電路被旁路、電源電流降低，因而，功率噪聲也降低了。因此，可在無(wú)噪聲影響的條件下精確測(cè)量閾值電壓。
本發(fā)明的第二集成電路包括(a)一內(nèi)部邏輯電路，(b)用于輸入欲加到內(nèi)部邏輯電路的信號(hào)和從內(nèi)部邏輯電路輸出信號(hào)的多個(gè)輸入-輸出端口，(c)分別把與多個(gè)輸入-輸出端口輸入的信號(hào)相對(duì)應(yīng)的信號(hào)輸出的施密特輸入電路，(d)分別將信號(hào)從內(nèi)部邏輯電路饋送至多個(gè)輸入-輸出端口的多個(gè)三態(tài)電路，(e)對(duì)多個(gè)三態(tài)電路進(jìn)行開(kāi)-關(guān)(on-off)控制的控制電路，和(f)多個(gè)開(kāi)關(guān)電路，每個(gè)開(kāi)關(guān)電路與內(nèi)部邏輯電路相連，與多個(gè)施密特輸入電路的一個(gè)相連，并與多個(gè)三態(tài)電路的一個(gè)相連，三態(tài)電路的選取使得當(dāng)考慮連接的施密特輸入電路和多個(gè)三態(tài)電路之間的位置關(guān)系時(shí)能降低連線量，并從連接的施密特電路向內(nèi)部邏輯電路或三態(tài)電路饋送信號(hào)。
即，第二集成電路含有一開(kāi)關(guān)電路，將與輸入/輸出端口相連的施密特輸入電路的輸出送到另一個(gè)輸入-輸出端口以便通過(guò)每個(gè)施密特輸入電路的三態(tài)電路旁路內(nèi)部邏輯電路。每個(gè)開(kāi)關(guān)電路向三態(tài)電路輸出一個(gè)信號(hào)，該三態(tài)電路的確定使得當(dāng)考慮它與相應(yīng)的施密特輸入電路的位置關(guān)系時(shí)能降低連線量并且不重復(fù)。因此，第二集成電路中的每個(gè)開(kāi)關(guān)具有功能，多個(gè)施密特電路通過(guò)三態(tài)電路連接到彼此不同的輸入-輸出端。
另外，集成電路中含有控制三態(tài)電路開(kāi)(ON)和關(guān)(OFF)的控制電路?？刂齐娐肥沟卯?dāng)施密特輸入電路在OFF狀態(tài)測(cè)試時(shí)三態(tài)電路連至相同的輸入-輸出端口，和使得接收施密特輸入電路的輸出的三態(tài)電路為ON狀態(tài)。另外，開(kāi)關(guān)電路具有功能，藉此集成電路中一半的施密特輸入電路可被測(cè)試。剩余的施密特輸入電路可通過(guò)改變每個(gè)三態(tài)電路的ON-OFF狀態(tài)來(lái)測(cè)試。
結(jié)果，在第二集成電路中，含有施密特輸入電路的多個(gè)輸入-輸出端口能一半一半地測(cè)試，因而完成施密特輸入電路的測(cè)試只需很短的時(shí)間，此外，在測(cè)試中，由于內(nèi)部邏輯電路被旁路，降低了電源電流，因而降低了功率噪聲。因此，有可能在無(wú)噪聲影響的條件下精確測(cè)量閾值電壓。進(jìn)而，通常布置在集成電路附近與輸入-輸出端口相關(guān)的電路只通過(guò)開(kāi)關(guān)電路彼此相連，因而不存在諸如連線面積擴(kuò)展的布線問(wèn)題。
在第二集成電路的制造中，希望多個(gè)開(kāi)關(guān)電路和多個(gè)三態(tài)電路的連接使得能夠在不改變用于測(cè)試多個(gè)施密特輸入電路的輸入-輸出端口對(duì)的情況下測(cè)試該多個(gè)施密特輸入電路。即，各個(gè)電路之間的連接(欲連接電路的選擇)的完成使得用于測(cè)試的連線把每?jī)蓚€(gè)輸入 輸出端口連成回路。
第二集成電路還可包括(g)輸入一個(gè)欲加到內(nèi)部邏輯電路的信號(hào)的輸入端口，(h)把與來(lái)自輸入端口的信號(hào)相對(duì)應(yīng)的信號(hào)輸出的第二施密特輸入電路，(i)插入在一個(gè)三態(tài)電路和對(duì)應(yīng)的開(kāi)關(guān)電路之間的一邏輯運(yùn)算電路，該三態(tài)電路的選取使得從多個(gè)三態(tài)電路來(lái)的連線量能降低，運(yùn)算電路輸出一個(gè)信號(hào)的邏輯運(yùn)算結(jié)果，該信號(hào)是從連接的開(kāi)關(guān)電路和信號(hào)輸入端輸入到連接的三態(tài)電路的，和(j)將來(lái)自第二施密特輸入電路的信號(hào)饋送至邏輯運(yùn)算電路或內(nèi)部邏輯電路的信號(hào)輸入端的第二開(kāi)關(guān)電路。
即，當(dāng)制造含有一只用于信號(hào)輸入的輸入端口和多個(gè)輸入-輸出端口的集成電路時(shí)，希望加上開(kāi)關(guān)電路和邏輯運(yùn)算電路(如“與”電路和“或”電路)以便使用輸入-輸出端口也作為一個(gè)輸出一信號(hào)的端口，該信號(hào)是與第二施密特電路相連的第二施密特電路的輸出信號(hào)。
通過(guò)下面結(jié)合附圖的討論，本發(fā)明的其它目的和優(yōu)點(diǎn)將變得明了，附圖中

圖1是說(shuō)明根據(jù)本發(fā)明第一實(shí)施例的集成電路的概要的電路圖；圖2是根據(jù)本發(fā)明第一實(shí)施例的集成電路中使用的開(kāi)關(guān)的電路圖；圖3是說(shuō)明測(cè)試信號(hào)波形與輸出信號(hào)波形之間對(duì)應(yīng)關(guān)系的圖，用于解釋根據(jù)本發(fā)明第一實(shí)施例的集成電路中的施密特反相器的特征評(píng)價(jià)程序；圖4是說(shuō)明測(cè)試信號(hào)波形與輸出信號(hào)波形之間對(duì)應(yīng)關(guān)系的圖，用于解釋根據(jù)本發(fā)明第一實(shí)施例的集成電路中的施密特反相器的特征評(píng)價(jià)程序；圖5是說(shuō)明根據(jù)本發(fā)明第二實(shí)施例的集成電路的概要的電路圖；圖6是用在各實(shí)施例的集成電路中的開(kāi)關(guān)的電路圖。
現(xiàn)在參照附圖描述本發(fā)明的優(yōu)選實(shí)施例。
(第一實(shí)施例)第一實(shí)施例的集成電路是用于測(cè)試施密特反相器的電路，被加到一微控制器LSI上，LSI具有與施密特反相器相連的偶數(shù)數(shù)目的輸入 輸出端口。
圖1表示根據(jù)第一實(shí)施例的集成電路的概要。如圖1所示，集成電路10中的輸入-輸出端口P00與一施密特反相器11的輸入端和三態(tài)電路12的輸出端相連。輸入-輸出端口P01也與施密特反相器13和三態(tài)電路14以相同方式連接。
施密特反相器11、13的輸出端分別與開(kāi)關(guān)15、17的公共端相連。三態(tài)電路12、14的輸入端分別與開(kāi)關(guān)16、18的公共端相連。三態(tài)電路12、14的控制信號(hào)輸入端分別與內(nèi)部邏輯電路(未示出)的節(jié)點(diǎn)C0、C1相連。在通常工作中，控制三態(tài)電路為ON狀態(tài)的控制信號(hào)被輸入到用作輸出端口的與輸入-輸出端口相連的三態(tài)電路。已知，象這樣的三態(tài)電路的控制(輸入/輸出標(biāo)識(shí))是在微控制器LSI中可編程的。如下所述，在這個(gè)集成電路中當(dāng)測(cè)試每個(gè)施密特反相器時(shí)，使用了這一功能。
每個(gè)開(kāi)關(guān)電路15-18具有一控制信號(hào)輸入端、一公共端、第一端和第二端，根據(jù)輸入到控制信號(hào)輸入端的控制信號(hào)的電平將公共端與第一和第二端的一個(gè)相連。當(dāng)沒(méi)有“H”電平輸入信號(hào)“cont”輸入時(shí)(通常工作狀態(tài))，第一端與公共端相連。開(kāi)關(guān)15-18的第一端分別與內(nèi)部邏輯電路的節(jié)點(diǎn)A0，B0，A1，B1相連。開(kāi)關(guān)15的第二端(當(dāng)有“H”電平控制信號(hào)cont時(shí)與公共端相連)與開(kāi)關(guān)18的第二端相連，開(kāi)關(guān)17的第二端與開(kāi)關(guān)16的第二端相連。
如圖1所示，第一實(shí)施例的集成電路的結(jié)構(gòu)通過(guò)布置每個(gè)這些電路與兩個(gè)輸入-輸出端口相鄰而形成。
現(xiàn)在，參照?qǐng)D2描述第一實(shí)施例集成電路中的施密特反相器的后級(jí)中使用的開(kāi)關(guān)的結(jié)構(gòu)。如圖2所示，每個(gè)開(kāi)關(guān)15、17含有兩個(gè)輸入與(AND)電路31、32和一反相器33。與施密特反相器相連的公共端41與兩個(gè)輸入與(AND)電路31、32的輸入端相連接?？刂菩盘?hào)輸入端44與兩個(gè)輸入與(AND)電路31、32的另一個(gè)輸入端相連。兩個(gè)輸入與(AND)電路31、32的輸出端與連接到內(nèi)部邏輯電路的第一端42相連。另外，來(lái)自控制信號(hào)輸入端44的信號(hào)通過(guò)反相器33被輸入到兩個(gè)輸入與(AND)電路32的另一輸入端。兩個(gè)輸入與(AND)電路32的輸出經(jīng)由第二端43被送到另一個(gè)開(kāi)關(guān)。
與每個(gè)三態(tài)電路相連的開(kāi)關(guān)有類似的構(gòu)造，因而沒(méi)有說(shuō)明。
接下來(lái)，根據(jù)第一實(shí)施例描述集成電路的操作(施密特反相器的測(cè)試程序)。
當(dāng)每個(gè)開(kāi)關(guān)中沒(méi)有“H”電平控制信號(hào)“cont”輸入時(shí)，公共端與第一端相連。因此，這時(shí)集成電路以通常方式工作，沒(méi)有在開(kāi)關(guān)之間傳送信號(hào)。
在測(cè)試施密特反相器時(shí)，使與待測(cè)的施密特反相器連接到相同的輸入-輸出端口的三態(tài)電路成為OFF狀態(tài)(禁止?fàn)顟B(tài))，使與另一個(gè)和該輸入-輸出端口成對(duì)的輸入-輸出端口相連的三態(tài)電路成為ON狀態(tài)。
例如，當(dāng)測(cè)試與偶數(shù)號(hào)的輸入-輸出端口(如P00，P02)相連的施密特反相器時(shí)，使每個(gè)與偶數(shù)號(hào)輸入-輸出端口相連的三態(tài)電路為OFF態(tài)，使每個(gè)與奇數(shù)號(hào)輸入-輸出端口相連的三態(tài)電路為激活態(tài)，然后，對(duì)每個(gè)開(kāi)關(guān)施加控制信號(hào)“cont”以便連接全部開(kāi)關(guān)中的第二端與公共端。
當(dāng)各部分被控制為這種狀態(tài)時(shí)，來(lái)自施密特反相器11的信號(hào)通過(guò)開(kāi)關(guān)15、開(kāi)關(guān)18和三態(tài)電路14被輸出到輸入-輸出端口P01，同樣，與來(lái)自與另一偶數(shù)號(hào)輸入-輸出端口相連的施密特反相器的信號(hào)相同電平的信號(hào)被從鄰近的與該偶數(shù)號(hào)輸入-輸出端口成對(duì)的輸入-輸出端口輸出。
因此，只在信號(hào)電平臺(tái)階形變化的測(cè)試信號(hào)波形輸入偶數(shù)號(hào)輸入-輸出端口時(shí)，測(cè)量從奇數(shù)號(hào)輸入-輸出端口輸出的信號(hào)電平，這樣可以測(cè)量與偶數(shù)號(hào)輸入-輸出端口相連的施密特反相器的閾值電壓。
例如，當(dāng)確定每個(gè)施密特反相器的H邊的閾值電壓VTH高于1/2VDD而L邊的閾值電壓低于1/2VDD時(shí)，從每個(gè)奇數(shù)號(hào)輸入-輸出端口輸出的信號(hào)，例如隨時(shí)間的變化與信號(hào)波形51相似的信號(hào)被分別測(cè)量，而圖3所示的測(cè)試信號(hào)波形50被施加到所有偶數(shù)號(hào)輸入-輸出端口上，由此能測(cè)量每個(gè)施密特反相器的閾值電壓。
即，首先，GND電平的輸入電壓被施加到每個(gè)偶數(shù)號(hào)輸入-輸出端口，然后，輸入電壓增長(zhǎng)到1/2VDD電平。這時(shí)，從每個(gè)奇數(shù)號(hào)輸入-輸出端口輸出“L”電平信號(hào)。之后，輸入電壓以預(yù)定的電壓臺(tái)階(如0.1V)增加，同時(shí)監(jiān)測(cè)從每個(gè)奇數(shù)號(hào)輸入-輸出端口輸出的信號(hào)電平。然后，當(dāng)有一個(gè)輸入-輸出端口的信號(hào)電平被反相時(shí)(輸出“H”電平)，這時(shí)的輸入電壓被確定。該確定輸入的電壓被設(shè)置為在和該輸入-輸出端口成對(duì)的偶數(shù)號(hào)輸入-輸出端口連接的施密特反相器的“H”邊上的閾值電壓VTH。
之后，當(dāng)來(lái)自所有奇數(shù)號(hào)輸入-輸出端口的信號(hào)達(dá)到“H”電平時(shí)，即當(dāng)所有與偶數(shù)號(hào)輸入-輸出端口相連的施密特反相器的閾值電壓VTH被全部測(cè)量時(shí)，每個(gè)偶數(shù)號(hào)輸入-輸出端口的輸入電壓下降到1/2VDD，然后輸入電壓以預(yù)定的電壓臺(tái)階下降，同時(shí)監(jiān)測(cè)每個(gè)奇數(shù)號(hào)輸入-輸出端口的信號(hào)電平。然后，當(dāng)輸入-輸出端口的信號(hào)電平被反相時(shí)(輸出“L”電平信號(hào))，這時(shí)的輸入電壓被確定。該確定的輸入電壓被設(shè)置為在和該輸入-輸出端口成對(duì)的偶數(shù)號(hào)輸入-輸出端口相連的施密特反相器的“L”邊上的閾值電壓VTL。
與偶數(shù)號(hào)輸入-輸出端口相連的全部施密特反相器的閾值電壓VTL被測(cè)量完成之后，改變各三態(tài)電路的狀態(tài)以便測(cè)試剩余的施密特反相器。即，與奇數(shù)號(hào)輸入-輸出端口相連的每個(gè)三態(tài)電路成為OFF態(tài)，與奇數(shù)號(hào)輸入-輸出端口相連的每個(gè)三態(tài)電路成為激活態(tài)。然后，對(duì)每個(gè)奇數(shù)號(hào)輸入-輸出端口輸入測(cè)試信號(hào)波形，監(jiān)測(cè)來(lái)自每個(gè)偶數(shù)號(hào)輸入-輸出端口的信號(hào)電平，由此測(cè)量與每個(gè)奇數(shù)號(hào)輸入-輸出端口相連的施密特反相器的閾值電壓VTH、VTL。
還有，測(cè)試信號(hào)波形不限于圖3所示的波形。例如，如圖4所示，其中測(cè)試信號(hào)波形從GND電平開(kāi)始臺(tái)階狀地變化，也是可用的。另外，不必對(duì)所有用作輸入端口的所有輸入-輸出端口輸入相同的測(cè)試信號(hào)波形。例如，很明顯欲輸入的測(cè)試信號(hào)波形可根據(jù)作為目標(biāo)的施密特反相器是TTL電平施密特還是CMOS電平施密特來(lái)變化。
如上所述，根據(jù)第一實(shí)施例的集成電路，集成電路中的多個(gè)施密特反相器可以并行測(cè)試而不進(jìn)行功能測(cè)試。因此，對(duì)施密特反相器完成測(cè)試只需很短的時(shí)間。另外，施密特反相器與三態(tài)電路鄰近輸入-輸出端口連接，即，起始時(shí)彼此靠近連接的電路只通過(guò)開(kāi)關(guān)連接，因而沒(méi)有諸如連線面積擴(kuò)展的布線問(wèn)題。
而且，在測(cè)試中，內(nèi)部邏輯電路被完全旁路，因而，與閾值由功能測(cè)試來(lái)測(cè)量的情況相比電源電流降低了。另外，功率噪聲降低了，因而有可能在無(wú)噪聲影響下精確地測(cè)量閾值電壓。
(第二實(shí)施例)下面，參照?qǐng)D5描述第二實(shí)施例的集成電路的結(jié)構(gòu)。如圖5所示，第二實(shí)施例的集成電路102除輸入-輸出端口P01、P02外含有只用于輸入的一輸入端口INO。輸入端口INO與施密特反相器19相連，施密特反相器19的輸出被輸入開(kāi)關(guān)20的公共端中。開(kāi)關(guān)20的第一端與內(nèi)部邏輯電路的節(jié)點(diǎn)A2相連。
輸入-輸出端口P01、P02與幾乎相同結(jié)構(gòu)的電路相連。而且，兩輸入“與”電路25被放置在開(kāi)關(guān)16的第二端和開(kāi)關(guān)17的第二端之間，來(lái)自開(kāi)關(guān)19的第二端的信號(hào)和來(lái)自開(kāi)關(guān)17的第二端的信號(hào)的邏輯積(兩輸入“與”電路25的運(yùn)算結(jié)果)被輸入到那里。
在此集成電路中，每個(gè)施密特反相器根據(jù)下述的程序進(jìn)行測(cè)試。
與兩輸入“與”電路25無(wú)關(guān)的施密特反相器11根據(jù)與第一實(shí)施例的集成電路相同的程序測(cè)試。當(dāng)與兩輸入“與”電路25有關(guān)的施密特反相器13、19被測(cè)試時(shí)，兩輸入“與”電路25的一個(gè)輸入端通過(guò)把“L”電平信號(hào)送到輸入端口INO等保持為“H”。然后，通過(guò)改變輸入到輸入 輸出端口P01的輸入電壓測(cè)試施密特反相器13。之后，通過(guò)改變輸入-輸出端口P00的輸入電壓測(cè)試施密特反相器19，同時(shí)，供應(yīng)“L”電平信號(hào)。
另外，當(dāng)設(shè)計(jì)施密特反相器13、19具有相同的閾值電壓時(shí)，通過(guò)向它們提供相同的測(cè)試信號(hào)波形，施密特反相器13、19的閾值電壓可設(shè)置為當(dāng)來(lái)自輸入-輸出端P00的信號(hào)電平反轉(zhuǎn)時(shí)的輸入電壓。
(改進(jìn))第一和第二實(shí)施例的集成電路可含有施密特反相器和倒相三態(tài)電路，然而，各實(shí)施例中描述的電路結(jié)構(gòu)可以用于含有施密特緩沖器而非施密特反相器的集成電路。該電路結(jié)構(gòu)還可用于含有非倒相三態(tài)電路的集成電路。另外，還應(yīng)注意到，對(duì)于輸入的測(cè)試信號(hào)波形的輸出信號(hào)根據(jù)各實(shí)施例中所述的電路結(jié)構(gòu)的應(yīng)用方法而改變(邏輯倒相)。
而且，在第二實(shí)施例的集成電路中使用了一兩輸入“與”電路，然而，可用兩輸入“或”電路來(lái)替代它。當(dāng)使用兩輸入“或”電路時(shí)，對(duì)一個(gè)端口輸入“H”電平信號(hào)，藉此測(cè)試與另一端口相連的施密特反相器。另外，當(dāng)制作具有奇數(shù)號(hào)的輸入-輸出端口而非一輸入端口的集成電路時(shí)，可使用與兩輸入“與”電路相對(duì)應(yīng)的電路。即在這時(shí)，可用一個(gè)輸入-輸出端口作為一輸入端口來(lái)制作對(duì)應(yīng)于第二實(shí)施例的集成電路。
進(jìn)而，如圖6所示，包含模擬開(kāi)關(guān)(傳輸門)34、35和一反相器33的開(kāi)關(guān)可用來(lái)替代圖2的開(kāi)關(guān)。
各實(shí)施例的集成電路是所謂微控制器LSI，然而，很明顯本發(fā)明可用在含有施密特輸入電路的一般LSI上。
如文中詳述，本發(fā)明的集成電路的制作方式使得多個(gè)施密特輸入電路可以并行測(cè)試并且測(cè)試時(shí)內(nèi)部邏輯電路被旁路，因而，有可能高速精確地評(píng)價(jià)每個(gè)施密特輸入電路。
這樣描述了本發(fā)明，顯然它可以以各種方式來(lái)修改。這種修改并不脫離本發(fā)明的精神和范圍，且這些改變對(duì)于本領(lǐng)域技術(shù)人員來(lái)講都是很明顯的且包括在下面的權(quán)利要求中。
權(quán)利要求
1.一種集成電路，包括一內(nèi)部邏輯電路；用于輸入欲加到內(nèi)部邏輯電路的信號(hào)的多個(gè)輸入端口；用于分別把與從多個(gè)輸入端口輸入的信號(hào)相對(duì)應(yīng)的信號(hào)輸出的多個(gè)施密特輸入電路；從內(nèi)部邏輯電路輸出信號(hào)的多個(gè)輸出端口；和多個(gè)開(kāi)關(guān)電路，每個(gè)開(kāi)關(guān)電路與內(nèi)部邏輯電路和多個(gè)施密特輸入電路中的一個(gè)和多個(gè)輸出端口中的一個(gè)相連接，輸出端口的選擇是當(dāng)考慮連接的施密特輸入電路和多個(gè)輸出端口之間的位置關(guān)系和從連接的施密特電路向內(nèi)部邏輯電路或連接的輸出端口饋送信號(hào)時(shí)能降低連線量。
2.一種集成電路，包括一內(nèi)部邏輯電路；用于輸入欲加到內(nèi)部邏輯電路的信號(hào)和從內(nèi)部邏輯電路輸出信號(hào)的多個(gè)輸入-輸出端口；分別把與從多個(gè)輸入-輸出端口輸入的信號(hào)相對(duì)應(yīng)的信號(hào)輸出的多個(gè)施密特輸入電路；分別從內(nèi)部邏輯電路向多個(gè)輸入-輸出端口饋送信號(hào)的多個(gè)三態(tài)電路；對(duì)多個(gè)三態(tài)電路進(jìn)行ON-OFF控制的一控制電路；和多個(gè)開(kāi)關(guān)電路，每個(gè)與內(nèi)部邏輯電路和多個(gè)施密特輸入電路的一個(gè)和多個(gè)三態(tài)電路的一個(gè)相連，三態(tài)電路的選擇使得當(dāng)考慮連接的施密特輸入電路與多個(gè)三態(tài)電路之間的位置關(guān)系和從連接的施密特電路向內(nèi)部邏輯電路或連接的三態(tài)電路饋送信號(hào)時(shí)能降低連線量。
3.根據(jù)權(quán)利要求2的集成電路，其特征在于，多個(gè)開(kāi)關(guān)電路和多個(gè)三態(tài)電路的連接使得能夠測(cè)試多個(gè)施密特輸入電路而不改變用于測(cè)試多個(gè)施密特輸入電路的輸入-輸出端口對(duì)。
4.根據(jù)權(quán)利要求2或3的集成電路，其特征在于還包括輸入欲加到內(nèi)部邏輯電路上的信號(hào)的一輸入端口；輸出對(duì)應(yīng)于來(lái)自第二輸入端口的信號(hào)的信號(hào)的第二施密特輸入電路；插入在一三態(tài)電路和對(duì)應(yīng)的開(kāi)關(guān)電路之間的一邏輯運(yùn)算電路，輸出來(lái)自連接的開(kāi)關(guān)電路和來(lái)自連接的三態(tài)電路的一信號(hào)輸入端的信號(hào)的邏輯運(yùn)算結(jié)果，三態(tài)電路的選取能降低到多個(gè)三態(tài)電路的連線量；和從第二施密特輸入電路向邏輯運(yùn)算電路或內(nèi)部邏輯電路的信號(hào)輸入端饋送信號(hào)的第二開(kāi)關(guān)電路。
全文摘要
一集成電路,其中能以短時(shí)間測(cè)試施密特輸入電路并獲得高精度的測(cè)試結(jié)果。集成電路中包括每個(gè)均將與輸入－輸出端口相連的旋密特反相器的輸出送到與相鄰輸入－輸出端相連的三態(tài)電路而不將輸出送到內(nèi)部邏輯電路的開(kāi)關(guān)、和在測(cè)試施密特反相器時(shí)將施密特反相器的輸出送到三態(tài)電路的一開(kāi)關(guān),藉此當(dāng)對(duì)每個(gè)開(kāi)關(guān)和每個(gè)三態(tài)電路供應(yīng)預(yù)定的控制信號(hào)時(shí)能測(cè)試一半施密特反相器。
文檔編號(hào)G01R31/317GK1182881SQ9711980
公開(kāi)日1998年5月27日 申請(qǐng)日期1997年9月30日 優(yōu)先權(quán)日1996年10月3日
發(fā)明者大家充也, 井上和俊, 永留俊秀 申請(qǐng)人:沖電氣工業(yè)株式會(huì)社