本發(fā)明涉及信號(hào)處理技術(shù)領(lǐng)域，具體涉及一種比相裝置。

背景技術(shù)：

比相儀主要是對(duì)各種高精度頻率源（原子頻標(biāo)、高穩(wěn)晶振等）的長(zhǎng)期特性進(jìn)行評(píng)估測(cè)量。傳統(tǒng)的比相儀是由一個(gè)比相電路和一個(gè)機(jī)械記錄儀組成，存在著精度不高，操作、數(shù)據(jù)記錄不方便、體積龐大等問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的技術(shù)問(wèn)題是：提出一種比相裝置。

本發(fā)明為解決上述技術(shù)問(wèn)題提出的技術(shù)方案是：一種比相裝置，其特征在于：包括待測(cè)信號(hào)源、參考源單元、分頻單元、高分辯率計(jì)數(shù)單元、頻率切換單元、中央處理器和相位比較單元；

所述待測(cè)信號(hào)源適于輸出被測(cè)時(shí)域信號(hào)；

所述參考源單元包括短穩(wěn)時(shí)鐘源和長(zhǎng)穩(wěn)時(shí)鐘源，適于分別輸出短穩(wěn)參考信號(hào)和長(zhǎng)穩(wěn)參考信號(hào)；

所述頻率切換單元適于將被測(cè)時(shí)域信號(hào)在以長(zhǎng)穩(wěn)參考信號(hào)為時(shí)基參考下轉(zhuǎn)化為標(biāo)準(zhǔn)的1KHz頻率信號(hào)，并分別送至相位比較單元和高分辨率計(jì)數(shù)單元；

所述高分辯率計(jì)數(shù)單元適于在短穩(wěn)參考信號(hào)參考下，對(duì)頻率切換單元輸出的信號(hào)頻率進(jìn)行計(jì)數(shù)測(cè)量，并將測(cè)量結(jié)果送至中央處理器存儲(chǔ)、處理，獲得信號(hào)源的信號(hào)頻率短期穩(wěn)定度指標(biāo)，所述中央處理器按照頻率切換單元輸出的1KHz頻率范圍，對(duì)高分辯率計(jì)數(shù)單元進(jìn)行測(cè)量帶寬控制；

所述分頻單元適于在中央處理器的控制下對(duì)長(zhǎng)穩(wěn)參考信號(hào)進(jìn)行分頻處理，獲得0.9KHz的頻率信號(hào)送至相位比較單元；

所述相位比較單元適于對(duì)頻率切換單元以及分頻單元送來(lái)的時(shí)鐘信號(hào)進(jìn)行相位比較，獲得相位差數(shù)據(jù)送至中央處理器存儲(chǔ)、處理，獲得信號(hào)源的信號(hào)頻率長(zhǎng)期穩(wěn)定度指標(biāo)；

所述中央處理器還適于對(duì)所述長(zhǎng)期穩(wěn)定度指標(biāo)、所述短期穩(wěn)定度指標(biāo)數(shù)據(jù)進(jìn)行處理獲得對(duì)應(yīng)值。

進(jìn)一步的，所述分頻單元包括第一隔離放大器和第一DDS模塊，所述長(zhǎng)穩(wěn)參考信號(hào)經(jīng)第一隔離放大器后被送至所述第一DDS模塊的外時(shí)鐘輸入端以作為其工作外部參考時(shí)鐘，所述第一DDS模塊的外部通訊端口連接至所述中央處理器以接受來(lái)自中央處理器的控制字命令及雙向的數(shù)據(jù)傳輸。

進(jìn)一步的，所述頻率切換單元包括初級(jí)處理子單元和二級(jí)處理子單元，所述初級(jí)處理子單元包括第一走時(shí)計(jì)數(shù)模塊、第二DDS模塊和PLL鎖相環(huán)模塊，所述第一走時(shí)計(jì)數(shù)模塊適于在長(zhǎng)穩(wěn)參考信號(hào)作用下對(duì)所述被測(cè)時(shí)域信號(hào)進(jìn)行初級(jí)的頻率測(cè)量，并將測(cè)得值fo發(fā)送至中央處理器，中央處理器根據(jù)頻率測(cè)量值fo發(fā)頻率命令控制字至所述第二DDS模塊，所述第二DDS模塊在長(zhǎng)穩(wěn)參考信號(hào)參考下對(duì)所述被測(cè)時(shí)域信號(hào)按照頻率命令控制字改寫(xiě)內(nèi)部頻率寄存器，使其輸出為一整數(shù)頻率值f1，所述整數(shù)頻率信號(hào)f1再送至PLL鎖相環(huán)后，在中央處理器倍頻比例控制下，所述PLL鎖相環(huán)分別輸出1KHz頻率被測(cè)信號(hào)至二級(jí)處理子單元和高分辨率計(jì)數(shù)單元；

所述二級(jí)處理子單元包括第二隔離放大器、第三DDS模塊、第四DDS模塊、第二走時(shí)計(jì)數(shù)模塊、鎖存器和低通濾波模塊，所述1KHz頻率被測(cè)信號(hào)在經(jīng)所述第二隔離放大器后分路送至所述第三DDS模塊和第四DDS模塊，所述第三DDS模塊以所述1KHz頻率被測(cè)信號(hào)為參考時(shí)鐘并輸出1/100分頻率信號(hào)后，送至第二走時(shí)計(jì)數(shù)模塊進(jìn)行粗頻率測(cè)量，所述中央處理器通過(guò)讀取鎖存器對(duì)第二走時(shí)計(jì)數(shù)模塊取樣的數(shù)值并乘以100后得到被測(cè)信號(hào)的粗頻率值F；

所述第四DDS模塊以所述1KHz頻率被測(cè)信號(hào)為參考時(shí)鐘，所述第四DDS模塊的外部通訊端口連接至中央處理器，所述中央處理器通過(guò)公式計(jì)算得到與所述第四DDS模塊通訊用的分頻數(shù)值，f取100HZ，并通過(guò)串行通訊時(shí)序?qū)⑺玫乃龇诸l數(shù)值寫(xiě)入第四DDS模塊的緩存區(qū)，經(jīng)第四DDS模塊后得到100Hz的頻率信號(hào)，將所得的頻率信號(hào)再送至低通濾波模塊后得到最終的100Hz頻率信號(hào)輸出。

進(jìn)一步的，所述相位比較單元包括相位差采集模塊、積分電路和A/D轉(zhuǎn)換模塊，所述相位差采集模塊將采得相位差數(shù)值發(fā)送至中央處理器，所述中央處理器將接收到的相位差數(shù)值通過(guò)積分電路進(jìn)行累加并經(jīng)A/D轉(zhuǎn)換模塊轉(zhuǎn)換后再反饋回所述中央處理器。

進(jìn)一步的，所述長(zhǎng)穩(wěn)時(shí)鐘源為輸出5MHz或10MHz參考信號(hào)的時(shí)鐘頻率源。

進(jìn)一步的，所述中央處理器為Philips公司的LPC930系列單片機(jī)。

本發(fā)明的有益效果是：

本發(fā)明中的比相裝置在滿足比相測(cè)量精度的基礎(chǔ)上，拓寬了被測(cè)信號(hào)的頻率測(cè)量范圍，在傳統(tǒng)的比相電路基礎(chǔ)上，采用單片機(jī)（片內(nèi)集成A/D模塊）以及DDS技術(shù)構(gòu)建數(shù)字化比相測(cè)量裝置。數(shù)字化DDS頻率信合成處理技術(shù)使得輸出信號(hào)與輸入信號(hào)具有良好的信噪比。在提高比相測(cè)量精度的基礎(chǔ)上，使整個(gè)測(cè)量裝置得以小型數(shù)字化，在性能及價(jià)格上滿足實(shí)際測(cè)量的需求。

附圖說(shuō)明

下面結(jié)合附圖對(duì)本發(fā)明中比相裝置作進(jìn)一步說(shuō)明。

圖1是本發(fā)明中比相裝置的整體結(jié)構(gòu)框圖；

圖2是分頻單元的結(jié)構(gòu)及工作原理框圖；

圖3是頻率切換單元中初級(jí)處理子單元的結(jié)構(gòu)及工作原理框圖；

圖4是頻率切換單元中二級(jí)處理子單元的結(jié)構(gòu)及工作原理框圖；

圖5是相位比較單元的結(jié)構(gòu)及工作原理框圖；

圖6是相位差采集及積分A／D處理示意圖；

圖7是處理過(guò)程原理圖；

圖8是相位累積原理圖。

具體實(shí)施方式

根據(jù)圖1所示，本發(fā)明中的比相裝置，包括待測(cè)信號(hào)源、參考源單元、分頻單元、高分辯率計(jì)數(shù)單元、頻率切換單元、中央處理器和相位比較單元?？梢宰鳛閮?yōu)選的是：中央處理器為Philips公司的LPC930系列單片機(jī)。

所述待測(cè)信號(hào)源適于輸出被測(cè)時(shí)域信號(hào)。

所述參考源單元包括短穩(wěn)時(shí)鐘源和長(zhǎng)穩(wěn)時(shí)鐘源，適于分別輸出短穩(wěn)參考信號(hào)和長(zhǎng)穩(wěn)參考信號(hào)。

所述頻率切換單元適于將被測(cè)時(shí)域信號(hào)在以參考源單元為時(shí)基參考下轉(zhuǎn)化為標(biāo)準(zhǔn)的1KHz頻率信號(hào)，并分別送至相位比較單元和高分辨率計(jì)數(shù)單元。

所述高分辯率計(jì)數(shù)單元適于在短穩(wěn)參考信號(hào)參考下，對(duì)頻率切換單元輸出的信號(hào)頻率進(jìn)行計(jì)數(shù)測(cè)量，并將測(cè)量結(jié)果送至中央處理器存儲(chǔ)、處理，獲得信號(hào)源的信號(hào)頻率短期穩(wěn)定度指標(biāo)，所述中央處理器按照頻率切換單元輸出的1KHz頻率范圍，對(duì)高分辯率計(jì)數(shù)單元進(jìn)行測(cè)量帶寬控制。

所述分頻單元適于在中央處理器的控制下對(duì)長(zhǎng)穩(wěn)參考信號(hào)進(jìn)行分頻處理，獲得0.9KHz的頻率信號(hào)送至相位比較單元。

所述相位比較單元適于對(duì)頻率切換單元以及分頻單元送來(lái)的時(shí)鐘信號(hào)進(jìn)行相位比較，獲得相位差數(shù)據(jù)送至中央處理器存儲(chǔ)、處理，獲得信號(hào)源的信號(hào)頻率長(zhǎng)期穩(wěn)定度指標(biāo)。

所述中央處理器還適于對(duì)所述長(zhǎng)期穩(wěn)定度指標(biāo)、所述短期穩(wěn)定度指標(biāo)數(shù)據(jù)進(jìn)行處理獲得對(duì)應(yīng)值

如圖2所示，所述分頻單元包括第一隔離放大器和第一DDS模塊，所述長(zhǎng)穩(wěn)參考信號(hào)經(jīng)第一隔離放大器后被送至所述第一DDS模塊的外時(shí)鐘輸入端以作為其工作外部參考時(shí)鐘，所述第一DDS模塊的外部通訊端口連接至所述中央處理器以接受來(lái)自中央處理器的控制字命令及雙向的數(shù)據(jù)傳輸。

實(shí)際選用的DDS芯片內(nèi)部有2個(gè)48位頻率控制寄存器（FO、F1），對(duì)于本裝置參考頻率信號(hào)fo為10MHz，當(dāng)不使用DDS內(nèi)部PLL倍頻功能時(shí)，48位的頻率控制寄存器FO全填充1時(shí)，DDS會(huì)有10MHz頻率信號(hào)輸出，因此為得到標(biāo)準(zhǔn)的采樣時(shí)間周期信號(hào)T（如1秒、10秒），需要對(duì)DDS中頻率控制寄存器FO設(shè)置相應(yīng)的分頻數(shù)值，具體計(jì)算的方法是：

（1）

其中，D為所需要計(jì)算的具體分頻數(shù)值，fo為參考信號(hào)頻率，本裝置中fo為10MHz，f為所需要分頻的采樣時(shí)間信號(hào)頻率，對(duì)于f為100Hz（1秒）及0.1Hz（10秒）的情況，分頻數(shù)值D應(yīng)為248×10-7或248×10-8。具體的采樣時(shí)間T是用戶根據(jù)實(shí)際采樣過(guò)程中的需要而通過(guò)PC端軟件設(shè)置的，而分頻數(shù)值是中央處理器通過(guò)RS232串行接口與PC端通訊得到用戶設(shè)置的采樣時(shí)間T后，運(yùn)用公式（1）計(jì)算得到，專利中我們?nèi)為100Hz。中央處理器根據(jù)DDS相應(yīng)的串行通訊時(shí)序，將分頻數(shù)值D寫(xiě)入DDS相應(yīng)緩存器后，得到最終的DDS端采樣時(shí)間信號(hào)T輸出。

如圖3和圖 4所示，所述頻率切換單元包括初級(jí)處理子單元和二級(jí)處理子單元，所述初級(jí)處理子單元包括第一走時(shí)計(jì)數(shù)模塊、第二DDS模塊（DDS2）和PLL鎖相環(huán)模塊，所述第一走時(shí)計(jì)數(shù)模塊適于在參考1時(shí)鐘（5MHz或10MHz的長(zhǎng)穩(wěn)參考信號(hào)，下同）作用下對(duì)所述被測(cè)時(shí)域信號(hào)進(jìn)行初級(jí)的頻率測(cè)量，并將測(cè)得值fo發(fā)送至中央處理器，中央處理器根據(jù)頻率測(cè)量值fo發(fā)頻率命令控制字至所述第二DDS模塊，所述第二DDS模塊在參考1下對(duì)所述被測(cè)時(shí)域信號(hào)按照頻率命令控制字改寫(xiě)內(nèi)部頻率寄存器，使其輸出為一整數(shù)頻率值f1。因?yàn)樾盘?hào)源是被測(cè)頻率源，其頻率事先是不知道的，這里信號(hào)源信號(hào)頻率值不一定為整數(shù)，例如為11.0592MHz，那么走時(shí)計(jì)數(shù)器測(cè)量獲得的fo=11.0592MHz也將不為一個(gè)整數(shù)頻率值。但經(jīng)過(guò)DDS的處理后將獲得一個(gè)整數(shù)的頻率值f1=11MHz。

所述整數(shù)頻率信號(hào)f1再送至PLL鎖相環(huán)后，在中央處理器倍頻比例控制下，所述PLL鎖相環(huán)分別輸出1KHz頻率被測(cè)信號(hào)至二級(jí)處理子單元和高分辨率計(jì)數(shù)單元。

所述二級(jí)處理子單元包括第二隔離放大器、第三DDS模塊（DDS3）、第四DDS模塊（DDS4）、第二走時(shí)計(jì)數(shù)模塊、鎖存器和低通濾波模塊，所述1KHz頻率被測(cè)信號(hào)在經(jīng)所述第二隔離放大器后分路送至所述第三DDS模塊和第四DDS模塊，所述第三DDS模塊以所述1KHz頻率被測(cè)信號(hào)為參考時(shí)鐘并輸出1/100分頻率信號(hào)后，送至第二走時(shí)計(jì)數(shù)模塊進(jìn)行粗頻率測(cè)量，所述中央處理器通過(guò)讀取鎖存器對(duì)第二走時(shí)計(jì)數(shù)模塊取樣的數(shù)值并乘以100后得到被測(cè)信號(hào)的粗頻率值F；

所述第四DDS模塊以所述1KHz頻率被測(cè)信號(hào)為參考時(shí)鐘，所述第四DDS模塊的外部通訊端口連接至中央處理器，所述中央處理器通過(guò)公式計(jì)算得到與所述第四DDS模塊通訊用的分頻數(shù)值，f取100HZ，并通過(guò)串行通訊時(shí)序?qū)⑺玫乃龇诸l數(shù)值寫(xiě)入第四DDS模塊的緩存區(qū)，經(jīng)第四DDS模塊后得到100Hz的頻率信號(hào)，將所得的頻率信號(hào)再送至低通濾波模塊后得到最終的100Hz頻率信號(hào)輸出。

DDS3的外部通訊端口連接至中央處理器，中央處理器根據(jù)式（1）得到的248×10-2分頻數(shù)值通過(guò)串行通訊時(shí)序?qū)懭隓DS3緩存區(qū)，經(jīng)DDS3得到的1/100分頻率信號(hào)后，送至走時(shí)計(jì)數(shù)器1進(jìn)行粗頻率測(cè)量，中央處理器讀取鎖存器1對(duì)走時(shí)計(jì)數(shù)器1取樣的數(shù)值后，記錄下此時(shí)的頻率數(shù)值，乘以100后便可得到被測(cè)信號(hào)的粗頻率值F。

另一路經(jīng)過(guò)隔離放大器2的被測(cè)信號(hào)被送至DDS4的外部時(shí)鐘輸入端，作為DDS4工作時(shí)的參考時(shí)鐘。同時(shí)DDS4的外部通訊端口連接至中央處理器，中央處理器根據(jù)式（1）計(jì)算得到與DDS4通訊用的分頻數(shù)值，其中F為通過(guò)走時(shí)計(jì)數(shù)器計(jì)數(shù)、中央處理器運(yùn)算得到的被測(cè)信號(hào)的粗頻率值，f取100Hz，并通過(guò)串行通訊時(shí)序?qū)⑺玫木唧w分頻數(shù)值寫(xiě)入DDS4緩存區(qū)，經(jīng)DDS4后得到100Hz的頻率信號(hào)，將所得的頻率信號(hào)再送至低通濾波模塊后得到最終的100Hz頻率信號(hào)輸出。

獲得的整數(shù)頻率信號(hào)f1再送至PLL鎖相環(huán)后，在中央處理器倍頻比例控制下，將會(huì)獲得專利中要求的1KHz頻率信號(hào)輸出至二級(jí)處理模塊。

如圖5-圖8所示，所述相位比較單元包括相位差采集模塊、積分電路和A/D轉(zhuǎn)換模塊，所述相位差采集模塊將采得相位差數(shù)值發(fā)送至中央處理器，所述中央處理器將接收到的相位差數(shù)值通過(guò)積分電路進(jìn)行累加并經(jīng)A/D轉(zhuǎn)換模塊轉(zhuǎn)換后再反饋回所述中央處理器。

在相位差采集環(huán)節(jié)中，來(lái)源于頻率切換模塊的被測(cè)信號(hào)fx及來(lái)源于分頻模塊的參考時(shí)鐘信號(hào)fo分別送至單片機(jī)的引腳P1.3和P1.4端，P1.6引腳輸出直接作為比相后積分電路電平輸入端。同時(shí)為使單片機(jī)能夠正常穩(wěn)定的工作，將一路外部時(shí)鐘CLK信號(hào)送至單片機(jī)時(shí)鐘輸入端。在設(shè)計(jì)時(shí)采用了軟件判斷來(lái)完成相位差的采集，并通過(guò)引腳P1.6輸出方波占空比來(lái)反映具體的相位差值，具體實(shí)現(xiàn)過(guò)程如下：

程序中對(duì)單片機(jī)內(nèi)部的一個(gè)16位定時(shí)器設(shè)置了最小的定時(shí)時(shí)間，即將16位定時(shí)器的高8位和低8位均設(shè)置成0xFF，待下一個(gè)CPU執(zhí)行周期到來(lái)時(shí)，就會(huì)申請(qǐng)定時(shí)器溢出中斷，在相應(yīng)的中斷服務(wù)程序中判斷被測(cè)信號(hào)fx及參考時(shí)鐘信號(hào)fo上升沿到來(lái)情況。對(duì)于參考時(shí)鐘信號(hào)fo，當(dāng)上升沿到來(lái)時(shí)，設(shè)置相位差輸出引腳P1.6為高電平，這時(shí)后續(xù)積分電路就會(huì)對(duì)積分電壓進(jìn)行累加；對(duì)于被測(cè)信號(hào)fx，當(dāng)上升沿到來(lái)時(shí)，P1.6就會(huì)被置為低電平，這時(shí)積分電路的積分電壓就會(huì)保持無(wú)變化。在16位定時(shí)器最小的定時(shí)周期內(nèi)，即在一個(gè)完整的定時(shí)器溢出中斷服務(wù)程序中，當(dāng)fx、fo上升沿同時(shí)到來(lái)時(shí)，代表一個(gè)完整比相周期的結(jié)束，此時(shí)將積分器積分電壓置0。

經(jīng)積分電路得到的比相積分電壓送至單片機(jī)內(nèi)部的A/D采樣引腳P0.0，單片機(jī)通過(guò)A/D采樣積分電路具體的積分電壓值。單片機(jī)片內(nèi)為10位精度的A/D轉(zhuǎn)換模塊，能夠代表的數(shù)值范圍為0-1023，即數(shù)值0和1023分別代表著00和3600相位差，那么設(shè)計(jì)的比相儀最小分辨率大概為3600/1024=0.40左右，即在實(shí)際比相時(shí)會(huì)存在著±0.40左右的測(cè)量誤差。在實(shí)際測(cè)量時(shí)，通常將參考時(shí)鐘信號(hào)fo與被測(cè)信號(hào)fx的頻率按照式（2）設(shè)置成相差某一較小的差頻△f進(jìn)行相位差的采集與積分電壓處理，單片機(jī)通過(guò)內(nèi)部集成A/D采樣積分電路的積分電壓，并將采集得到的結(jié)果通過(guò)內(nèi)部集成的增強(qiáng)型UART接口TX、RX以RS232串行通訊方式傳送至PC機(jī)，其它的整個(gè)比相結(jié)果處理由PC端來(lái)完成。以實(shí)際的單片機(jī)10位精度的A/D采樣模塊，采集時(shí)間為10s為例，PC端在實(shí)際處理整個(gè)比相結(jié)果過(guò)程中，計(jì)算小時(shí)穩(wěn)定度如下：

PC端通過(guò)接收單片機(jī)發(fā)送而來(lái)的積分電壓數(shù)據(jù)，取其中的第1個(gè)、第360個(gè)、第720個(gè)…A/D采樣電壓數(shù)值（假定A/D采集范圍為0～V），將其轉(zhuǎn)化為相位值、、…，具體的轉(zhuǎn)化公式為：

　?。?）

式（3）整理后得：

　　　　　　　　 　　（4）

其中N為第i個(gè)3600秒內(nèi)所經(jīng)歷的3600完整的周期個(gè)數(shù)，V1、V2分別為第i-1和i-2個(gè)3600秒時(shí)刻所對(duì)應(yīng)的A/D采樣電壓，即為所求的第i個(gè)3600秒所經(jīng)歷的總相位值，則第i個(gè)3600秒差頻數(shù)據(jù)△fi計(jì)算為：

（5）

有了相應(yīng)的△fi值，則可以將其代入公式（6）阿侖方差或公式（7）哈達(dá)碼方差計(jì)算公式中計(jì)算相應(yīng)的頻率穩(wěn)定度。

　　　 　 （6）

式中為采樣時(shí)間與采樣周期，表明阿侖方差是無(wú)間隙采樣，fk為采樣時(shí)間內(nèi)相應(yīng)的頻率值，N為測(cè)量次數(shù)。

本發(fā)明的不局限于上述實(shí)施例，本發(fā)明的上述各個(gè)實(shí)施例的技術(shù)方案彼此可以交叉組合形成新的技術(shù)方案，另外凡采用等同替換形成的技術(shù)方案，均落在本發(fā)明要求的保護(hù)范圍內(nèi)。