專(zhuān)利名稱(chēng)：集成電路的制作方法
集成電路舦艦本發(fā)明涉及集成電路，更具體地說(shuō)，涉及能夠檢驗(yàn)電路工作速度的集 成電路。
背景技術(shù)：
最近幾年中，存在許多使用普通的外部連接有高速隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器(RAM)的半導(dǎo)體集成電路的情況。高速RAM是其中數(shù)據(jù)輸入輸出速率 高于普通半導(dǎo)體測(cè)試器的速率的RAM,或者是其工作速度高到從半導(dǎo)體 集成電路輸出并且與時(shí)鐘同步的數(shù)據(jù)由于工藝變化而不能從半導(dǎo)體測(cè)試器 輸入的RAM。存在各種已知的用于測(cè)試這樣的高速RAM的方法(例如見(jiàn)日本專(zhuān)利 早期公布No. 2003-4809)。圖27是示出用于測(cè)試半導(dǎo)體集成電路的傳統(tǒng)系統(tǒng)的框圖。半導(dǎo)體集成電路90包括將被測(cè)量的內(nèi)部電路91、分別連接到內(nèi)部電 路91的輸入側(cè)和輸出側(cè)的存儲(chǔ)電路92和93、用于輸入低速測(cè)試圖樣的緩 沖器94、用于輸出低速測(cè)試圖樣的緩沖器95、各種信號(hào)在其上從外面輸 入的大規(guī)模集成電路(LSI)的輸入端96、期望的輸出值在其上被輸出到 外面的輸出端97和諸如鎖相環(huán)(PLL)之類(lèi)的用于通過(guò)將低速時(shí)鐘信號(hào)進(jìn) 行倍頻而產(chǎn)生高速時(shí)鐘信號(hào)的振蕩電路98。在圖27中，存儲(chǔ)電路92和93通過(guò)振蕩電路98的操作，在測(cè)試周期 期間每個(gè)時(shí)鐘存儲(chǔ)數(shù)據(jù)。因此，從振蕩電路98的操作開(kāi)始到停止，測(cè)試 圖樣的最大數(shù)目受限于存儲(chǔ)電路92和93的容量。因?yàn)闇y(cè)試圖樣的數(shù)目很 大，所以過(guò)程"將數(shù)據(jù)輸入到存儲(chǔ)電路—鎖定振蕩電路—執(zhí)行高速測(cè)試一 從存儲(chǔ)電路輸出數(shù)據(jù)"必須被重復(fù)多于一次。圖28示出了指示傳統(tǒng)系統(tǒng)的操作的波形。當(dāng)測(cè)試模式是數(shù)據(jù)輸入時(shí)，以低速寫(xiě)存儲(chǔ)電路92。當(dāng)測(cè)試模式是鎖定 時(shí)，使振蕩電路98工作并且等待其穩(wěn)定。當(dāng)測(cè)試模式是高速測(cè)試時(shí)，輸 入存儲(chǔ)在存儲(chǔ)電路92中的數(shù)據(jù)并且以存儲(chǔ)電路93作為數(shù)據(jù)輸出到的百的 地執(zhí)行高速測(cè)試。當(dāng)測(cè)試模式是數(shù)據(jù)輸入輸出時(shí)，將在下一個(gè)測(cè)試中使用 的數(shù)據(jù)被以低速寫(xiě)入存儲(chǔ)電路92并且存儲(chǔ)在存儲(chǔ)電路93中的數(shù)據(jù)被以低 速輸出到外面。然而，利用這樣的測(cè)試系統(tǒng)，將出現(xiàn)下列問(wèn)題。為了執(zhí)行麻煩的測(cè) 試，例如其中動(dòng)畫(huà)被編碼或解碼的測(cè)試，必須將大約幾兆字節(jié)的數(shù)據(jù)輸入 到存儲(chǔ)電路92中并且從存儲(chǔ)電路93輸出大約幾兆字節(jié)的數(shù)據(jù)。在這種情 況中，必須使用具有很大容量的RAM作為存儲(chǔ)電路92和93?；蛘?，必 須通過(guò)使用每個(gè)都具有幾千字節(jié)至幾萬(wàn)字節(jié)容量的RAM來(lái)多次執(zhí)行測(cè) 試。如果多次執(zhí)行測(cè)試，則在振蕩電路98處于停止期間必須保持內(nèi)部電 路91的狀態(tài)。另外，存儲(chǔ)電路92和93還存儲(chǔ)無(wú)意義的數(shù)據(jù)，即在寫(xiě)使能 未被斷言(assert)的時(shí)候存在的寫(xiě)數(shù)據(jù)、在數(shù)據(jù)未被內(nèi)部電路91需要的 時(shí)候存在的讀數(shù)據(jù)等。結(jié)果，浪費(fèi)的存儲(chǔ)容量增加并且時(shí)間浪費(fèi)在輸入不 必要的數(shù)據(jù)以及輸出和確定無(wú)意義的數(shù)據(jù)上。因此，集成電路芯片的尺寸 增加并且測(cè)試時(shí)間變長(zhǎng)。本發(fā)明是在上述背景情況下做出的。本發(fā)明的一個(gè)目的在于提供一種 允許減小芯片尺寸和減少測(cè)試時(shí)間的集成電路。為了達(dá)到上述目的，提供了一種能夠檢驗(yàn)電路的工作速度的集成電 路。該集成電路包括將被測(cè)試的內(nèi)部電路、控制電路、測(cè)試存儲(chǔ)部分、命 令解釋電路、輸入電路和輸出電路，控制電路位于內(nèi)部電路與外部設(shè)備之 間，用于通過(guò)使用讀命令將讀數(shù)據(jù)從外部設(shè)備輸入到內(nèi)部電路并且用亍通 過(guò)使用寫(xiě)命令將從內(nèi)部電路輸出的寫(xiě)數(shù)據(jù)輸出到外部設(shè)備，測(cè)試存儲(chǔ)部分 包括讀數(shù)據(jù)存儲(chǔ)部分和寫(xiě)數(shù)據(jù)存儲(chǔ)部分，讀數(shù)據(jù)存儲(chǔ)部分用于存儲(chǔ)以低速 輸入的讀數(shù)據(jù)，寫(xiě)數(shù)據(jù)存儲(chǔ)部分用于存儲(chǔ)從控制電路輸出的寫(xiě)數(shù)據(jù)，命令 解釋電路用于解釋由控制電路發(fā)出的讀命令和寫(xiě)命令、用于在確定讀數(shù)據(jù)
必須被輸入到控制電路時(shí)將讀數(shù)據(jù)從測(cè)試存儲(chǔ)部分以高速供應(yīng)到控制電路 并且用于在確定寫(xiě)數(shù)據(jù)被從控制電路輸出時(shí)將從控制電路輸出的寫(xiě)數(shù)據(jù)以 高速供應(yīng)到測(cè)試存儲(chǔ)部分，輸入電路用于將從外部設(shè)備輸入的讀數(shù)據(jù)以低 速輸入到測(cè)試存儲(chǔ)部分，輸出電路用于將供應(yīng)到測(cè)試存儲(chǔ)部分的寫(xiě)數(shù)據(jù)以 低速輸出到外部設(shè)備。當(dāng)結(jié)合通過(guò)示例來(lái)說(shuō)明本發(fā)明的優(yōu)選實(shí)施例的附圖時(shí)，本發(fā)明的.l:述 以及其他目的、特征和有點(diǎn)將從接下來(lái)的描述中變得清楚。


圖1是示出根據(jù)本發(fā)明第一實(shí)施例的系統(tǒng)的框圖。圖2示出了指示根據(jù)本發(fā)明第一實(shí)施例的集成電路的操作的波形。圖3示出了根據(jù)本發(fā)明第一實(shí)施例的集成電路的操作的另一示例。圖4是示出根據(jù)本發(fā)明第二實(shí)施例的系統(tǒng)的框圖。圖5是示出根據(jù)本發(fā)明第三實(shí)施例的系統(tǒng)的框圖。圖6是示出根據(jù)本發(fā)明第四實(shí)施例的集成電路的框圖。圖7示出了低速數(shù)據(jù)輸入電路。圖8示出了低速數(shù)據(jù)輸出電路。圖9示出了指示根據(jù)本發(fā)明第四實(shí)施例的集成電路的操作的波形。圖IO示出了指示根據(jù)本發(fā)明第四實(shí)施例的集成電路的操作的波形。圖11是示出根據(jù)本發(fā)明第五實(shí)施例的系統(tǒng)的框圖。圖12是示出包括在根據(jù)本發(fā)明第五實(shí)施例的集成電路中的低速數(shù)據(jù) 輸出電路的電路圖。圖13示出了指示根據(jù)本發(fā)明第六實(shí)施例的集成電路的操作的波形圖14示出了指示根據(jù)本發(fā)明第六實(shí)施例的集成電路的操作的波形。圖15是示出根據(jù)本發(fā)明第七實(shí)施例的系統(tǒng)的框圖。圖16示出了包括在根據(jù)本發(fā)明第七實(shí)施例的集成電路中的低速數(shù)據(jù) 輸入電路。圖17示出了包括在根據(jù)本發(fā)明第七實(shí)施例的集成電路中的低逨數(shù)據(jù) 輸出電路。
圖18示出了指示根據(jù)本發(fā)明第七實(shí)施例的集成電路的操作的波形。 圖19是示出根據(jù)本發(fā)明第八實(shí)施例的系統(tǒng)的框圖。 圖20示出了包括在根據(jù)本發(fā)明第八實(shí)施例的集成電路中的數(shù)據(jù)輸入 電路。圖21示出了包括在根據(jù)本發(fā)明第八實(shí)施例的集成電路中的數(shù)據(jù)輸出圖22示出了指示根據(jù)本發(fā)明第九實(shí)施例的集成電路的操作的波形。圖23是示出根據(jù)本發(fā)明第十實(shí)施例的系統(tǒng)的框圖。圖24示出了指示根據(jù)本發(fā)明第十實(shí)施例的集成電路的操作的波形。圖25是示出根據(jù)本發(fā)明第十一實(shí)施例的系統(tǒng)的框圖。圖26示出了指示根據(jù)本發(fā)明第十一實(shí)施例的集成電路的操作的波形。圖27是示出用于測(cè)試半導(dǎo)體集成電路的傳統(tǒng)系統(tǒng)的框圖。 圖28示出了指示傳統(tǒng)系統(tǒng)的操作的波形。
具體實(shí)施方式
現(xiàn)在將參照附圖詳細(xì)描述本發(fā)明的實(shí)施例。 圖1是示出根據(jù)本發(fā)明第一實(shí)施例的系統(tǒng)的框圖。 根據(jù)本發(fā)明第一實(shí)施例的系統(tǒng)包括集成電路100和LSI測(cè)試器200。 LSI測(cè)試器200用于測(cè)試集成電路100的操作并且輸入各種測(cè)試信號(hào)到集成電路IOO的多個(gè)端子。集成電路100包括內(nèi)部電路10、外部存儲(chǔ)器控制電路11、振蕩電路12、測(cè)試RAM 13、測(cè)試電路14和15、 I/O 16、測(cè)試選擇器17和測(cè)試信號(hào)輸入部分18。內(nèi)部電路IO是將被測(cè)試的電路。外部存儲(chǔ)器控制電路11輸出命令到測(cè)試電路14并且與測(cè)試RAM 13 交換數(shù)據(jù)。此外，外部存儲(chǔ)器控制電路11通過(guò)使用地址/命令(讀命令或?qū)懨?令)經(jīng)由I/O 16與LSI測(cè)試器200交換數(shù)據(jù)(讀數(shù)據(jù)或?qū)憯?shù)據(jù))等。外部 存儲(chǔ)器控制電路11可以與內(nèi)部電路IO集成。振蕩電路12將從測(cè)試信號(hào)輸入部分18輸入的低速時(shí)鐘進(jìn)行倍頻并且 產(chǎn)生頻率是低速時(shí)鐘頻率的n倍(例如5倍)的I/O時(shí)鐘(高速吋鐘)。 振蕩電路12將I/O時(shí)鐘供應(yīng)給內(nèi)部電路10、外部存儲(chǔ)器控制電路11和測(cè) 試電路14。振蕩電路12中的時(shí)鐘生成電路的工作/停止是由時(shí)鐘使能信號(hào)控制的。在這種情況中，"低速時(shí)鐘"是比以下兩項(xiàng)之一更慢的時(shí)鐘(1) 通常使用的測(cè)試器時(shí)鐘的最小周期和(2)在考慮到由工藝所引起的集成 電路中的信號(hào)延遲的變化和溫度/電源電壓的變化的情況下可以在其中穩(wěn)定 地執(zhí)行測(cè)試的最小周期，其中(2)較長(zhǎng)。"高速時(shí)鐘"是比以下兩項(xiàng)之 一更快的時(shí)鐘(1)通常使用的測(cè)試器時(shí)鐘的最小周期和(2)在考慮到 由工藝所引起的集成電路中的信號(hào)延遲的變化和溫度/電源電壓的變化的情 況下可以在其中穩(wěn)定地執(zhí)行測(cè)試的最小周期，其中(2)較長(zhǎng)。測(cè)試RAM 13可以同時(shí)被測(cè)試電路14和15訪(fǎng)問(wèn)。在測(cè)試RAM 13 中，用于存儲(chǔ)讀數(shù)據(jù)的部分和用于存儲(chǔ)寫(xiě)數(shù)據(jù)的部分是分開(kāi)的。用于存儲(chǔ) 讀數(shù)據(jù)的部分和用于存儲(chǔ)寫(xiě)數(shù)據(jù)的部分可以是物理上分開(kāi)的，或者用于存 儲(chǔ)讀數(shù)據(jù)的部分的地址和用于存儲(chǔ)寫(xiě)數(shù)據(jù)的部分的地址可以是分開(kāi)的。"讀"的意思為不是測(cè)試RAM 13讀而是外部存儲(chǔ)器控制電路11 讀。"寫(xiě)"的意思為不是測(cè)試RAM 13寫(xiě)而是外部存儲(chǔ)器控制電路11 寫(xiě)。如果LSI測(cè)試器200在一個(gè)時(shí)鐘內(nèi)將數(shù)據(jù)傳輸N次，則測(cè)試RAM 13 能夠處理的位寬可以設(shè)定為(LSI測(cè)試器200所連接的端子數(shù)目XN)。測(cè)試電路14解釋從外部存儲(chǔ)器控制電路11所輸出的命令并且控制這 樣的定時(shí)，在該定時(shí)下，外部存儲(chǔ)器控制電路11需要有效數(shù)據(jù)并且從外 部存儲(chǔ)器控制電路11所輸出的數(shù)據(jù)變得有效。僅當(dāng)數(shù)據(jù)有效時(shí)，讀數(shù)據(jù) 被從測(cè)試RAM 13供應(yīng)到外部存儲(chǔ)器控制電路11。另外，寫(xiě)數(shù)據(jù)被從外部 存儲(chǔ)器控制電路11供應(yīng)到測(cè)試RAM 13。因?yàn)闇y(cè)試電路14根據(jù)I/O時(shí)鐘工作，所以讀數(shù)據(jù)和寫(xiě)數(shù)據(jù)被以高速供應(yīng)。
外部存儲(chǔ)器控制電路11有效地操作的數(shù)據(jù)是從外部存儲(chǔ)器讀出的數(shù) 據(jù)或者寫(xiě)入外部存儲(chǔ)器的數(shù)據(jù)。對(duì)于無(wú)效數(shù)據(jù)沒(méi)有特別限制。無(wú)效數(shù)據(jù)例 如是當(dāng)外部存儲(chǔ)器不被外部存儲(chǔ)器控制電路11讀或?qū)憰r(shí)存在的數(shù)據(jù)。測(cè)試電路15根據(jù)輸入的控制信號(hào)指定測(cè)試RAM 13的地址，將讀數(shù) 據(jù)以低速寫(xiě)入測(cè)試RAM 13并且從測(cè)試RAM 13以低速讀出寫(xiě)數(shù)據(jù)。 測(cè)試電路15還向測(cè)試RAM 13供應(yīng)選擇信號(hào)、寫(xiě)/讀標(biāo)識(shí)信號(hào)等。 另外，測(cè)試電路15將WAIT (等待信號(hào))輸出到外部存儲(chǔ)器控制電路 11。將稍后描述WAIT。測(cè)試電路15僅通過(guò)解碼產(chǎn)生WAIT并且不控制 WAIToI/O 16包括多個(gè)輸入輸出緩沖器(在本示例中為兩個(gè)輸入輸出緩沖 器)和用于外部存儲(chǔ)器控制電路11的地址/命令輸出緩沖器并且起LSI測(cè) 試器200與集成電路100之間接口的作用。I/O 16與LSI測(cè)試器200交換 以低速讀或?qū)懙牡退贁?shù)據(jù)和以高速讀或?qū)懙捏{速數(shù)據(jù)。當(dāng)測(cè)試集成電路100的操作時(shí)，LSI測(cè)試器200被連接到I/O 16。然 而，在測(cè)試集成電路100的操作之后，諸如同步DRAM (SDRAM)之類(lèi) 的外部RAM被連接到I/O 16并且高速數(shù)據(jù)被在I/O 16與外部RAM之間 交換。測(cè)試選擇器17包括選擇器171和172以及選擇器173，選擇器171和 172用于執(zhí)行切換以將I/O 16連接到外部存儲(chǔ)器控制電路11或測(cè)試RAM 13，選擇器173用于執(zhí)行切換以將外部存儲(chǔ)器控制電路11連接到測(cè)試 RAM 13或I/O 16。測(cè)試信號(hào)從LSI測(cè)試器200輸入到測(cè)試信號(hào)輸入部分18。測(cè)試信號(hào)輸 入部分18具有多個(gè)輸入端子。具體地說(shuō)，測(cè)試信號(hào)輸入部分18具有用于 將復(fù)位信號(hào)輸入到內(nèi)部電路10、外部存儲(chǔ)器控制電路11和測(cè)試電路15的 輸入端子181、用于輸入控制信號(hào)的輸入端子182、用于輸入低速時(shí)鐘的 輸入端子183和用于輸入時(shí)鐘使能信號(hào)的輸入端子184。LSI測(cè)試器200通過(guò)I/O 16連接到集成電路100。當(dāng)LSI測(cè)試器200從 外部存儲(chǔ)器控制電路11接收地feh/命令時(shí)，LSI測(cè)試器200與集成電路100 交換數(shù)據(jù)。
輸入到測(cè)試信號(hào)輸入部分18的控制信號(hào)是通過(guò)在產(chǎn)生測(cè)試圖樣Bt所 執(zhí)行的仿真產(chǎn)生的。LSI測(cè)試器200將通過(guò)仿真所產(chǎn)生的控制信號(hào)供應(yīng)到 集成電路100。當(dāng)在產(chǎn)生測(cè)試圖樣時(shí)執(zhí)行仿真時(shí)，由通過(guò)I/O 16連接到集 成電路100的控制信號(hào)發(fā)生仿真模型產(chǎn)生控制信號(hào)。當(dāng)執(zhí)行仿真時(shí)，可以監(jiān)控集成電路100的仿真模型中的信號(hào)而不檢査 信號(hào)?？刂菩盘?hào)發(fā)生仿真模型具有監(jiān)控內(nèi)部電路10的仿真模型和測(cè)試 RAM 13的仿真模型中的數(shù)據(jù)量的功能。當(dāng)測(cè)試信號(hào)被產(chǎn)生時(shí)，控制信號(hào) 發(fā)生仿真模型監(jiān)控將由外部存儲(chǔ)器控制電路11的仿真模型接下來(lái)發(fā)出的 讀命令所讀取的數(shù)據(jù)量、將由外部存儲(chǔ)器控制電路11的仿真模型接下來(lái) 發(fā)出的寫(xiě)命令所寫(xiě)入的數(shù)據(jù)量和存儲(chǔ)在測(cè)試RAM 13的仿真模型中的讀數(shù) 據(jù)和寫(xiě)數(shù)據(jù)的量，并且將WAIT/無(wú)WAIT嵌入在作為測(cè)試信號(hào)的控制信號(hào) 中。執(zhí)行仿真以使得其匹配集成電路100的內(nèi)部操作。因此，即使在時(shí)間 的基礎(chǔ)上而不是通過(guò)監(jiān)控集成電路100的操作將由仿真所產(chǎn)生的控制信號(hào) 輸入到集成電路100，也不會(huì)出現(xiàn)問(wèn)題。圖2示出了指示根據(jù)本發(fā)明第一實(shí)施例的集成電路的操作的波形。在圖2中，"讀"指示由外部存儲(chǔ)器控制電路11所發(fā)出的讀命令， "寫(xiě)"指示由外部存儲(chǔ)器控制電路11所發(fā)出的寫(xiě)命令。"數(shù)據(jù)"指示從 LSI測(cè)試器200輸入到測(cè)試RAM 13的讀數(shù)據(jù)(例如R00)和從測(cè)試RAM 13輸出到LSI測(cè)試器200的寫(xiě)數(shù)據(jù)(例如WOO)。從測(cè)試RAM 13讀出或 者寫(xiě)入測(cè)試RAM 13的數(shù)據(jù)的突發(fā)傳輸被執(zhí)行。突發(fā)長(zhǎng)度是4的倍數(shù)。 "測(cè)試RAM中讀數(shù)據(jù)的量"指示在測(cè)試RAM 13被LSI測(cè)試器200以低 速寫(xiě)之后未被測(cè)試電路14讀出的讀數(shù)據(jù)的量，"測(cè)試RAM中寫(xiě)數(shù)據(jù)的 量"指示在測(cè)試RAM 13被測(cè)試電路14寫(xiě)之后未被輸出到I/0 16 (外部端 子)的寫(xiě)數(shù)據(jù)的量。當(dāng)振蕩電路12工作，時(shí)鐘穩(wěn)定并且內(nèi)部電路10開(kāi)始工作時(shí)(時(shí)刻 A) ， LSI測(cè)試器200開(kāi)始將讀數(shù)據(jù)以低速寫(xiě)入測(cè)試RAM 13。也就是說(shuō)， LSI測(cè)試器200將讀數(shù)據(jù)輸入到I/O 16并且發(fā)送控制信號(hào)到測(cè)試電路15， 控制電路15發(fā)送地址到測(cè)試RAM 13。當(dāng)LSI測(cè)試器200將一次讀出的四 段讀數(shù)據(jù)寫(xiě)入測(cè)試RAM 13時(shí)(時(shí)刻B)，測(cè)試RAM 13中還有空閑容量。因此，LSI測(cè)試器200繼續(xù)將讀數(shù)據(jù)以低速寫(xiě)入測(cè)試RAM 13。當(dāng)外 部存儲(chǔ)器控制電路11發(fā)出讀命令到測(cè)試電路14時(shí)(時(shí)刻C)，測(cè)試電路 14從測(cè)試RAM 13以髙速讀出所述四段讀數(shù)據(jù)并且將這四段讀數(shù)據(jù)供應(yīng)到 外部存儲(chǔ)器控制電路11。然后，外部存儲(chǔ)器控制電路11將寫(xiě)數(shù)據(jù)以高速 寫(xiě)入測(cè)試RAM 13。當(dāng)外部存儲(chǔ)器控制電路11發(fā)出寫(xiě)命令到測(cè)試電路14 時(shí)，測(cè)試電路14將寫(xiě)數(shù)據(jù)以低速?gòu)臏y(cè)試RAM13讀出到LSI測(cè)試器(時(shí)刻 D)。因?yàn)樗袑?xiě)入測(cè)試RAM 13的寫(xiě)數(shù)據(jù)都被讀出，所以讀數(shù)據(jù)被以低 速寫(xiě)入測(cè)試RAM 13 (時(shí)刻E)?？刂菩盘?hào)(未示出)預(yù)先示出將有八段 讀數(shù)據(jù)根據(jù)外部存儲(chǔ)器控制電路11發(fā)出的下一個(gè)讀命令被讀出。然而， 僅四段讀數(shù)據(jù)現(xiàn)在被存儲(chǔ)在測(cè)試RAM 13中。因此，WAIT被從測(cè)試電路 15輸出到外部存儲(chǔ)器控制電路11 (時(shí)刻F)。當(dāng)將根據(jù)外部存儲(chǔ)器控制電 路11發(fā)出的下一個(gè)讀命令被讀出的讀數(shù)據(jù)都被存儲(chǔ)在測(cè)試RAM 13中 時(shí)，WAIT被釋放并且外部存儲(chǔ)器控制電路11發(fā)出讀命令(時(shí)刻G)。圖3示出了根據(jù)本發(fā)明第一實(shí)施例的集成電路的操作的另一示例。與上面的示例相比，從測(cè)試RAM13讀出寫(xiě)數(shù)據(jù)(W00至W07)在圖 3中被延遲。結(jié)果，不必使用WAIT。如上所述，對(duì)于根據(jù)本發(fā)明第一實(shí)施例的集成電路100，測(cè)試電路14 解釋由外部存儲(chǔ)器控制電路11所發(fā)出的命令并且僅將必要的數(shù)據(jù)在測(cè)試 RAM 13與外部存儲(chǔ)器控制電路11之間傳輸。結(jié)果，可以大大減少測(cè)試時(shí) 間。而且，不必讀無(wú)用的數(shù)據(jù)。因此，可以減小測(cè)試RAM 13的尺寸并且 可以減小集成電路100的尺寸。現(xiàn)在將描述根據(jù)本發(fā)明第二實(shí)施例的系統(tǒng)。將主要描述根據(jù)本發(fā)明第一和第二實(shí)施例的系統(tǒng)之間的不同而省略對(duì) 相同事物的描述。圖4是示出根據(jù)本發(fā)明第二實(shí)施例的系統(tǒng)的框圖。根據(jù)本發(fā)明第二實(shí)施例的集成電路100a與根據(jù)本發(fā)明第一實(shí)施例的集 成電路100的不同之處在于低速數(shù)據(jù)輸入輸出端子和高速數(shù)據(jù)輸入輸出端 子是分開(kāi)的。集成電路100a包括測(cè)試選擇器17a以取代測(cè)試選擇器17， 并且包括I/O 19和輸入部分20。
測(cè)試選擇器17a不包括選擇器171和172而是包括用于在從內(nèi)部電路 IO輸出低速寫(xiě)數(shù)據(jù)和從測(cè)試RAM 13輸出低速寫(xiě)數(shù)據(jù)之間執(zhí)行切換的多個(gè) 選擇器(在本示例中為174和175)。I/O 19包括多個(gè)輸入輸出緩沖器，低速數(shù)據(jù)被逐位輸入到這些輸入輸 出緩沖器。輸入輸出緩沖器的數(shù)目確定1/0 19的位寬，其可以大于輸入到 測(cè)試RAM13的數(shù)據(jù)的位寬。包括在根據(jù)本發(fā)明第二實(shí)施例的集成電路100a中的I/O 16主要執(zhí)行 高速數(shù)據(jù)輸入輸出。輸入部分20包括用于輸入選擇信號(hào)的輸入端子，這些選擇信號(hào)用于 切換選擇器173和選擇器174和175。根據(jù)本發(fā)明第二實(shí)施例的系統(tǒng)可以達(dá)到與根據(jù)本發(fā)明第一實(shí)施例的系 統(tǒng)所獲得的相同效果。對(duì)于根據(jù)本發(fā)明第二實(shí)施例的系統(tǒng)，不必使用選擇器171和172。因 此，可以在I/0 16中容易地執(zhí)行定時(shí)調(diào)整。現(xiàn)在將描述根據(jù)本發(fā)明第三實(shí)施例的系統(tǒng)。將主要描述根據(jù)本發(fā)明第二和第三實(shí)施例的系統(tǒng)之間的不同而省略對(duì) 相同事物的描述。圖5是示出根據(jù)本發(fā)明第三實(shí)施例的系統(tǒng)的框圖。根據(jù)本發(fā)明第三實(shí)施例的集成電路100b與根據(jù)本發(fā)明第二實(shí)施例的 集成電路100a的不同之處在于其包括I/O 19a，其中用于輸入讀數(shù)據(jù)的端 子和用于輸出寫(xiě)數(shù)據(jù)的端子是分開(kāi)的。根據(jù)本發(fā)明第三實(shí)施例的系統(tǒng)可以達(dá)到與根據(jù)本發(fā)明第二實(shí)施例的系 統(tǒng)所獲得的相同效果。另外，對(duì)于根據(jù)本發(fā)明第三實(shí)施例的系統(tǒng)，輸入端 子和輸出端子是分開(kāi)的。結(jié)果，可以增加用于低速數(shù)據(jù)輸入輸出的帶寬并 且可以減少測(cè)試時(shí)間。此外，當(dāng)在測(cè)試時(shí)信號(hào)不經(jīng)常輸入到其的端子處的 數(shù)據(jù)無(wú)效時(shí)，該端子也可以用于輸入讀數(shù)據(jù)到測(cè)試RAM 13。當(dāng)在測(cè)試時(shí) 信號(hào)不經(jīng)常從其輸出的端子處的數(shù)據(jù)無(wú)效時(shí)，該端子也可以用于從測(cè)試 RAM13輸出寫(xiě)數(shù)據(jù)。通過(guò)這樣做，可以使測(cè)試圖樣較小?，F(xiàn)在將描述根據(jù)本發(fā)明第四實(shí)施例的系統(tǒng)。
將主要描述根據(jù)本發(fā)明第三和第四實(shí)施例的系統(tǒng)之間的不同而省略對(duì) 相同事物的描述。圖6是示出根據(jù)本發(fā)明第四實(shí)施例的集成電路的框圖。根據(jù)本發(fā)明第二實(shí)施例的集成電路100c與根據(jù)本發(fā)明第三實(shí)施例的集 成電路100b的不同之處在于包括在I/O 19b中的輸入端子和輸出端子的位 寬小于LSI測(cè)試器200可以處理的位寬，讀數(shù)據(jù)都從I/O 19b以低速輸入 到測(cè)試電路15a,并且測(cè)試電路15a變換位寬。在下面的描述中，假設(shè)I/O 19b包括16個(gè)輸入端子并且輸入到測(cè)試 RAM13的數(shù)據(jù)寬度為64位。測(cè)試電路15a包括低速數(shù)據(jù)輸入電路、緩沖器和低速數(shù)據(jù)輸出電路， 低速數(shù)據(jù)輸入電路用于將讀數(shù)據(jù)劃分為多段數(shù)據(jù)并且將每段數(shù)據(jù)以低速輸 入到測(cè)試RAM 13，緩沖器用于保存從低速數(shù)據(jù)輸入電路輸出的數(shù)據(jù)，低 速數(shù)據(jù)輸出電路用于將寫(xiě)數(shù)據(jù)劃分為多段數(shù)據(jù)并且將每段數(shù)據(jù)以低速輸出 到l/019b。圖7示出了低速數(shù)據(jù)輸入電路。低速數(shù)據(jù)輸入電路151包括64個(gè)D觸發(fā)器D00至D63。 當(dāng)16位的讀數(shù)據(jù)b15至b00、 b31至b16、 b47至b32和b63至b48被 以這樣的順序從I/O 19b的每個(gè)輸入端子輸入時(shí)，在每次有低速時(shí)鐘輸入 時(shí)，每個(gè)16位的讀數(shù)據(jù)被存儲(chǔ)在D觸發(fā)器D00至D15、 D觸發(fā)器D16至 D31、 D觸發(fā)器D32至D47和D觸發(fā)器D48至D63中。結(jié)果，輸出64位 的低速讀數(shù)據(jù)b63至b00。低速讀數(shù)據(jù)b63至b00被保存在64位的緩沖器 (未示出)中。圖8示出了低速數(shù)據(jù)輸出電路。低速數(shù)據(jù)輸出電路152包括64個(gè)D觸發(fā)器D00a至D63a和16個(gè)選擇 器(圖8中示出了兩個(gè)選擇器153和154) ， 4個(gè)D觸發(fā)器的輸出端子連 接到這些選擇器中的每一個(gè)。輸出與四段數(shù)據(jù)的相同位數(shù)相對(duì)應(yīng)的信號(hào)的 D觸發(fā)器的輸出端子連接到每個(gè)選擇器，所述四段數(shù)據(jù)是通過(guò)將64位的數(shù) 據(jù)劃分為四分之一而獲得的。例如，輸出與16位相對(duì)應(yīng)的信號(hào)的D觸發(fā) 器D63a、 D47a、 D31a和D15a的輸出端子連接到選擇器153。
從輸入端子183輸入的低速時(shí)鐘或者從振蕩電路12輸出的1/0時(shí)鐘可 以用作時(shí)鐘。選擇器153和154由從輸入端182輸入的控制信號(hào)操作。從測(cè)試RAM 13輸出的64位低速寫(xiě)數(shù)據(jù)c63至c00被存儲(chǔ)在D觸發(fā)器 D63a至D48a、 D觸發(fā)器D47a至D32a、 D觸發(fā)器D31a至D16a和D觸發(fā) 器D15a至D00a中。由16個(gè)選擇器所選擇的16位低速寫(xiě)數(shù)據(jù)c63至 c48、 16位低速寫(xiě)數(shù)據(jù)c47至c32、 16位低速寫(xiě)數(shù)據(jù)c31至c16和16位低 速寫(xiě)數(shù)據(jù)c15至c00被經(jīng)由包括在I/O 19b中的輸出緩沖器而輸出到LSI測(cè) 試器200。圖9和圖10示出了指示根據(jù)本發(fā)明第四實(shí)施例的集成電路的操作的 波形。在圖9和圖10中，讀數(shù)據(jù)RN被劃分為RNa、 RNb、 RNc和RNd并 且被輸入。寫(xiě)數(shù)據(jù)WN被劃分為WNa、 WNb、 WNc和WNd并且被輸 出。寫(xiě)數(shù)據(jù)"Wxx"指示不存在相應(yīng)的寫(xiě)數(shù)據(jù)。寫(xiě)使能是一種控制信號(hào)， 指示測(cè)試電路15a將讀數(shù)據(jù)寫(xiě)入測(cè)試RAM 13的定時(shí)。讀數(shù)據(jù)被劃分為四 段數(shù)據(jù)(例如R0(^R00a、 R00b、 R00c和R00d)，每段數(shù)據(jù)由16位組成 并且被輸入或輸出。類(lèi)似地，寫(xiě)數(shù)據(jù)被劃分為四段數(shù)據(jù)，每段數(shù)據(jù)由16 位組成并且被輸入或輸出。根據(jù)本發(fā)明第四實(shí)施例的系統(tǒng)可以達(dá)到與根據(jù)本發(fā)明第三實(shí)施例的系 統(tǒng)所獲得的相同效果。對(duì)于根據(jù)本發(fā)明第四實(shí)施例的系統(tǒng)，I/O 19b僅包括16個(gè)輸入端子。 然而，64位的數(shù)據(jù)可以被供應(yīng)到測(cè)試RAM 13。也就是說(shuō)，尤其在能夠確 保安全的輸入端子和輸出端子的數(shù)目小于被包括在測(cè)試時(shí)輸入的數(shù)據(jù)中的 位數(shù)的情況下，根據(jù)本發(fā)明第四實(shí)施例的系統(tǒng)是有效的?，F(xiàn)在將描述根據(jù)本發(fā)明第五實(shí)施例的系統(tǒng)。將主要描述根據(jù)本發(fā)明第四和第五實(shí)施例的系統(tǒng)之間的不同而省略對(duì) 相同事物的描述。根據(jù)本發(fā)明第五實(shí)施例的集成電路100d與根據(jù)本發(fā)明第四實(shí)施例的 集成電路100c的不同之處在于當(dāng)?shù)退贁?shù)據(jù)輸出電路將低速寫(xiě)數(shù)據(jù)輸出到外 部端子時(shí)，低速數(shù)據(jù)輸出電路將低速寫(xiě)數(shù)據(jù)和與其相鄰的16位寫(xiě)數(shù)據(jù)進(jìn)
行比較并且輸出比較結(jié)果。圖ll是示出根據(jù)本發(fā)明第五實(shí)施例的系統(tǒng)的框圖。集成電路100d包括測(cè)試電路15b和輸出部分21,測(cè)試電路15b包括 用于輸出COMP信號(hào)(稍后描述)的低速數(shù)據(jù)輸出電路，輸出部分21起 接口的作用，該接口用于將COMP信號(hào)輸出到LSI測(cè)試器200。圖12是示出包括在根據(jù)本發(fā)明第五實(shí)施例的集成電路中的低速數(shù)據(jù) 輸出電路的電路圖。在低速數(shù)據(jù)輸出電路152a中，從測(cè)試RAM 13輸出的64位低速寫(xiě)數(shù) 據(jù)c63至c48、 c47至c32、 c31至c16和c15至cOO被分別存儲(chǔ)在D觸發(fā) 器D63a至D48a、 D觸發(fā)器D47a至D32a、 D觸發(fā)器D31a至D16a和D觸 發(fā)器D15a至D00a中。比較器COMP3將寫(xiě)數(shù)據(jù)c63至c48與寫(xiě)數(shù)據(jù)c47 至c32進(jìn)行比較，比較器COMP2將寫(xiě)數(shù)據(jù)c47至c32與寫(xiě)數(shù)據(jù)c31至c16 進(jìn)行比較，并且比較器COMP1將寫(xiě)數(shù)據(jù)c31至c16與寫(xiě)數(shù)據(jù)c15至c00進(jìn) 行比較。指示比較結(jié)果的COMP信號(hào)被經(jīng)由I/O 19b輸出到LSI測(cè)試器 200。在下文中，所輸出的COMP信號(hào)將被表示為"000"，其按順序包括 來(lái)自比較器COMP3、 COMP2和COMP1的輸出。從測(cè)試RAM 13 —次輸出的(16位X4)的低速寫(xiě)數(shù)據(jù)和比較結(jié)果被 參考。如果寫(xiě)數(shù)據(jù)c63至c48、寫(xiě)數(shù)據(jù)c47至c32、寫(xiě)數(shù)據(jù)c31至c16和寫(xiě) 數(shù)據(jù)c15至c00從比較結(jié)果來(lái)看是相同的，則每個(gè)比較器輸出"1"。因 此，測(cè)試電路15b輸出一段低速寫(xiě)數(shù)據(jù)(16位)和COMP信號(hào)"111"。 結(jié)果，輸出寫(xiě)數(shù)據(jù)一次(一個(gè)時(shí)鐘)使得LSI測(cè)試器200判定64位的數(shù) 據(jù)。如果寫(xiě)數(shù)據(jù)c63至c48、寫(xiě)數(shù)據(jù)c47至c32、寫(xiě)數(shù)據(jù)c31至c16和寫(xiě)數(shù) 據(jù)c15至c00中的三項(xiàng)相同，則測(cè)試電路15b輸出兩段寫(xiě)數(shù)據(jù)(16位X 2)和COMP信號(hào)"110" 、 "101"和"011"中的一個(gè)。例如，如果寫(xiě)數(shù) 據(jù)c63至c48、寫(xiě)數(shù)據(jù)c47至c32和寫(xiě)數(shù)據(jù)c31至c16相同，則測(cè)試電路 15b輸出COMP信號(hào)"110"。結(jié)果，輸出寫(xiě)數(shù)據(jù)兩次(兩個(gè)時(shí)鐘)使得 LSI測(cè)試器200判定64位的數(shù)據(jù)。如果寫(xiě)數(shù)據(jù)c63至c48、寫(xiě)數(shù)據(jù)c47至 c32、寫(xiě)數(shù)據(jù)c31至c16和寫(xiě)數(shù)據(jù)c15至c00中的兩項(xiàng)相同，則測(cè)試電路 15b輸出三段寫(xiě)數(shù)據(jù)(16位X3)和COMP信號(hào)"100" 、 "010"和"001"中的一個(gè)。例如，如果寫(xiě)數(shù)據(jù)c63至c48和寫(xiě)數(shù)據(jù)c47至c32相 同，則測(cè)試電路15b輸出COMP信號(hào)"100"。結(jié)果，輸出寫(xiě)數(shù)據(jù)三次 (三個(gè)時(shí)鐘)使得LSI測(cè)試器200判定64位的數(shù)據(jù)。在圖12中，將16位的寫(xiě)數(shù)據(jù)和與其相鄰的16位寫(xiě)數(shù)據(jù)進(jìn)行比較。然 而，對(duì)用于比較的組合沒(méi)有專(zhuān)門(mén)限制。例如，可以比較寫(xiě)數(shù)據(jù)c63至c48 和寫(xiě)數(shù)據(jù)c31至c16，可以比較寫(xiě)數(shù)據(jù)c63至c48和寫(xiě)數(shù)據(jù)cl5至c00，或 者可以比較寫(xiě)數(shù)據(jù)c47至c32和寫(xiě)數(shù)據(jù)c15至c00。根據(jù)本發(fā)明第五實(shí)施例的系統(tǒng)可以達(dá)到與根據(jù)本發(fā)明第四實(shí)施例的系 統(tǒng)所獲得的相同效果。通過(guò)劃分從測(cè)試RAM 13所讀出的(16位X4)寫(xiě) 數(shù)據(jù)而獲得的四段16位的寫(xiě)數(shù)據(jù)可以是相同的。在這種情況下，16位的 寫(xiě)數(shù)據(jù)在根據(jù)本發(fā)明第四實(shí)施例的系統(tǒng)中被輸出到外部端子四次。然而， 對(duì)于根據(jù)本發(fā)明第五實(shí)施例的系統(tǒng)，因?yàn)?6位的寫(xiě)數(shù)據(jù)僅被輸出一次， 所以可以減少輸入時(shí)鐘的數(shù)目。結(jié)果，可以減少測(cè)試時(shí)間。 現(xiàn)在將描述根據(jù)本發(fā)明第六實(shí)施例的系統(tǒng)。將主要描述根據(jù)本發(fā)明第五和第六實(shí)施例的系統(tǒng)之間的不同而省略對(duì) 相同事物的描述。根據(jù)本發(fā)明第六實(shí)施例的集成電路的結(jié)構(gòu)與根據(jù)本發(fā)明第五實(shí)施例的 集成電路100d的結(jié)構(gòu)相同。根據(jù)本發(fā)明第六實(shí)施例的集成電路與根據(jù)本 發(fā)明第五實(shí)施例的集成電路100d的不同之處在于測(cè)試信號(hào)圖樣。具體地 說(shuō)，當(dāng)測(cè)試電路15b將讀數(shù)據(jù)寫(xiě)入測(cè)試RAM 13時(shí)，使用I/O時(shí)鐘。類(lèi)似 地，當(dāng)寫(xiě)數(shù)據(jù)被讀出到LSI測(cè)試200時(shí)，使用I/O時(shí)鐘。當(dāng)連續(xù)地寫(xiě)一段 數(shù)據(jù)時(shí)，指定該段數(shù)據(jù)和數(shù)據(jù)段的數(shù)目。在這種情況下，由控制信號(hào)指定該段數(shù)據(jù)和數(shù)據(jù)段的數(shù)目。例如，假 設(shè)當(dāng)測(cè)試電路15b接收讀數(shù)據(jù)R01a至R01d時(shí)，測(cè)試電路15b接收到控制 信號(hào)，該控制信號(hào)指示讀數(shù)據(jù)R01至R03是相同的。然后測(cè)試電路15b產(chǎn) 生兩段讀數(shù)據(jù)，其中每一段讀數(shù)據(jù)都與讀數(shù)據(jù)R01a至R01d相同。當(dāng)測(cè)試 電路15b接收到寫(xiě)使能時(shí)，測(cè)試電路15b將相同的三段寫(xiě)數(shù)據(jù)R01a至 R01d寫(xiě)入測(cè)試RAM 13。寫(xiě)使能的寬度與相同的寫(xiě)入數(shù)據(jù)段的數(shù)目成正 比。 圖13和圖14示出了指示根據(jù)本發(fā)明第六實(shí)施例的集成電路的操作的 波形。在圖13和圖14中，讀數(shù)據(jù)R01至R03是相同的，讀數(shù)據(jù)R08至R15 是相同的，讀數(shù)據(jù)R17至R21是相同的并且讀數(shù)據(jù)R24至R31是相同 的。另外，包括在寫(xiě)數(shù)據(jù)W08和W09中的寫(xiě)數(shù)據(jù)c63至c48是相同的并 且包括在寫(xiě)數(shù)據(jù)W08和W09中的寫(xiě)數(shù)據(jù)c47至c32是相同的。包括在寫(xiě) 數(shù)據(jù)W10至W15中的寫(xiě)數(shù)據(jù)c63至c48是相同的，包括在寫(xiě)數(shù)據(jù)W10至 W15中的寫(xiě)數(shù)據(jù)c47至c32是相同的，包括在寫(xiě)數(shù)據(jù)W10至W15中的寫(xiě) 數(shù)據(jù)c31至c16是相同的并且包括在寫(xiě)數(shù)據(jù)W10至W15中的寫(xiě)數(shù)據(jù)c15 至c00是相同的。寫(xiě)使能的寬度與相同的寫(xiě)入數(shù)據(jù)段的數(shù)目成正比。 "COMP"指示輸出到輸出部分21的COMP信號(hào)。如上所述，COMP信 號(hào)"001"指示寫(xiě)數(shù)據(jù)WNc和WNd是相同的，COMP信號(hào)"111"指示寫(xiě) 數(shù)據(jù)WNa、 WNb、 WNc和WNd是相同的。將省略對(duì)關(guān)于指示根據(jù)本發(fā)明第一實(shí)施例的集成電路100的操作的波 形的相同事物的描述。在根據(jù)本發(fā)明第六實(shí)施例的集成電路中，測(cè)試電路15b首先以低速"^ 取讀數(shù)據(jù)。當(dāng)測(cè)試電路15b接收到寫(xiě)使能時(shí)(時(shí)刻A1)，測(cè)試電路15b將讀數(shù)據(jù) 以低速寫(xiě)入測(cè)試RAM 13。結(jié)果，存儲(chǔ)在測(cè)試RAM 13中的讀數(shù)據(jù)的量增 加1。當(dāng)測(cè)試電路15b隨后接收到寫(xiě)使能時(shí)(時(shí)刻B1)，測(cè)試電路15b將相 同的讀數(shù)據(jù)R01至R03以低速寫(xiě)入測(cè)試RAM 13。結(jié)果，存儲(chǔ)在測(cè)試 RAM 13中的讀數(shù)據(jù)的量增加3。當(dāng)外部存儲(chǔ)器控制電路11輸出讀命令到測(cè)試電路14時(shí)(時(shí)刻C1)， 測(cè)試電路14將讀數(shù)據(jù)從測(cè)試RAM 13以高速讀出到外部存儲(chǔ)器控制電路 11。當(dāng)外部存儲(chǔ)器控制電路ll輸出讀命令到測(cè)試電路14時(shí)(時(shí)刻Cl), 測(cè)試電路14將寫(xiě)數(shù)據(jù)從外部存儲(chǔ)器控制電路11以高速寫(xiě)入測(cè)試RAM 13。
該操作是以這種方式進(jìn)行的。由控制信號(hào)給出從測(cè)試電路15b輸出寫(xiě) 數(shù)據(jù)的指令。寫(xiě)數(shù)據(jù)W08a、 W08b和W08c被寫(xiě)入測(cè)試RAM 13。當(dāng)比較 器輸出COMP信號(hào)"001"時(shí)，COMP信號(hào)"001"被輸出到輸出部分21 并且寫(xiě)數(shù)據(jù)W08a、 W08b和W08c被輸出到IZO 19b (時(shí)刻D1)。當(dāng)寫(xiě)數(shù) 據(jù)W10a (WNa)被寫(xiě)入測(cè)試RAM 13 (未示出)時(shí)，測(cè)試RAM 13輸出 COMP信號(hào)"111"到輸出部分21并且輸出寫(xiě)數(shù)據(jù)W10a到I/O19b。根據(jù)本發(fā)明第六實(shí)施例的系統(tǒng)可以達(dá)到與根據(jù)本發(fā)明第五實(shí)施例的系 統(tǒng)所獲得的相同效果。對(duì)于根據(jù)本發(fā)明第六實(shí)施例的系統(tǒng)，從測(cè)試電路15b寫(xiě)入測(cè)試RAM 13被高速執(zhí)行并且在由測(cè)試電路14讀之后以低速輸出的數(shù)據(jù)量減少了。 因此，與根據(jù)本發(fā)明第五實(shí)施例的系統(tǒng)相比，可以減少測(cè)試時(shí)間。通過(guò)使 用讀數(shù)據(jù)或?qū)憯?shù)據(jù)中(尤其在例如圖像的情況下)同一段數(shù)據(jù)連續(xù)出現(xiàn)的 數(shù)據(jù)，可以大大減少用于測(cè)試動(dòng)態(tài)圖像的編碼或解碼的時(shí)間?，F(xiàn)在將描述根據(jù)本發(fā)明第七實(shí)施例的系統(tǒng)。將主要描述根據(jù)本發(fā)明第五和第七實(shí)施例的系統(tǒng)之間的不同而省略對(duì) 相同事物的描述。圖15是示出根據(jù)本發(fā)明第七實(shí)施例的系統(tǒng)的框圖。根據(jù)本發(fā)明第七實(shí)施例的集成電路100e包括兩個(gè)外部存儲(chǔ)器控制電路 lla和llb、測(cè)試RAM 13a、測(cè)試RAM 13b、測(cè)試RAM 13c、測(cè)試RAM 13d、測(cè)試電路14a和14b以及測(cè)試電路15c，其中測(cè)試RAM 13a用于接 受從外部存儲(chǔ)器控制電路lla發(fā)送的寫(xiě)數(shù)據(jù)，測(cè)試RAM 13b用于接受發(fā)送 到外部存儲(chǔ)器控制電路lla的讀數(shù)據(jù)，測(cè)試RAM 13c用于接受從外部存儲(chǔ) 器控制電路lib發(fā)送的寫(xiě)數(shù)據(jù)，測(cè)試RAM 13d用于接受發(fā)送到外部存儲(chǔ) 器控制電路llb的讀數(shù)據(jù)，測(cè)試電路14a和14b與測(cè)試電路14起相同作 用，測(cè)試電路15c與測(cè)試電路15b起相同作用并且與每個(gè)測(cè)試RAM交換 數(shù)據(jù)。LSI測(cè)試器200將讀數(shù)據(jù)和寫(xiě)數(shù)據(jù)輸入到外部存儲(chǔ)器控制電路lla和 llb。讀數(shù)據(jù)和寫(xiě)數(shù)據(jù)對(duì)于外部存儲(chǔ)器控制電路lla和llb是共用的。測(cè)試 電路14a和14b中的每一個(gè)接收讀/寫(xiě)的類(lèi)型和定時(shí)而不是存儲(chǔ)器命令。
將描述包括在根據(jù)本發(fā)明第七實(shí)施例的集成電路100e的測(cè)試電路15c 中的低速數(shù)據(jù)輸入電路和低速數(shù)據(jù)輸出電路。圖16示出了包括在根據(jù)本發(fā)明第七實(shí)施例的集成電路中的低速數(shù)據(jù) 輸入電路。在本示例中，由外部存儲(chǔ)器控制電路lla和llb所處理的數(shù)據(jù)寬度是 64位并且低速數(shù)據(jù)輸入電路151a具有用于低速數(shù)據(jù)輸入的16個(gè)端子。LSI測(cè)試器200以b63至b48、 M7至b32、 b31至bl6和bl5至b00的 順序?qū)⒆x數(shù)據(jù)輸入到低速數(shù)據(jù)輸入電路151a。存在許多種同一段數(shù)據(jù)連續(xù) 出現(xiàn)的情況，例如在圖像數(shù)據(jù)中。因此，選擇器位于D觸發(fā)器D0b至 D15b、 D觸發(fā)器D16b至D31b和D觸發(fā)器D32b至D47b之前的階段，以 使得可以利用一個(gè)時(shí)鐘輸入每隔16位分開(kāi)的并且是相同的讀數(shù)據(jù)b63至 b48、 b47至b32、 b31至bl6和b15至b00。然而，因?yàn)榭梢詮亩俗虞斎胱x 數(shù)據(jù)b63至b48，所以選擇器不位于D觸發(fā)器D48b至D63b之間的階段。 在考慮到存儲(chǔ)器中存儲(chǔ)的被清零的數(shù)據(jù)被讀取的情況下，"0"被輸入到 每個(gè)選擇器。圖17示出了包括在根據(jù)本發(fā)明第七實(shí)施例的集成電路中的低速數(shù)據(jù) 輸出電路。因?yàn)榈退贁?shù)據(jù)輸出電路152a包括位于兩個(gè)階段(兩列)的緩沖器，所 以可以同時(shí)執(zhí)行來(lái)自測(cè)試RAM 13a和13c的寫(xiě)數(shù)據(jù)的輸入和寫(xiě)數(shù)據(jù)到I/O 19的輸出。圖18示出了指示根據(jù)本發(fā)明第七實(shí)施例的集成電路的操作的波形。 在圖18中，"A側(cè)WAIT"指示輸入到外部存儲(chǔ)器控制電路lla的 WAIT, "A側(cè)讀"指示測(cè)試RAM 13b將數(shù)據(jù)讀出到外部存儲(chǔ)器控制電路 lla， "A側(cè)寫(xiě)"指示外部存儲(chǔ)器控制電路lla將數(shù)據(jù)寫(xiě)入測(cè)試RAM 13a， "B側(cè)WAIT"指示輸入到外部存儲(chǔ)器控制電路lib的WAIT, "B 側(cè)讀"指示測(cè)試RAM 13d將數(shù)據(jù)讀出到外部存儲(chǔ)器控制電路lla， "B側(cè) 寫(xiě)"指示外部存儲(chǔ)器控制電路lla將數(shù)據(jù)寫(xiě)入測(cè)試RAM 13c，"寫(xiě)使能 A"指示一寫(xiě)允許信號(hào)，LSI測(cè)試器200可以根據(jù)該寫(xiě)允許信號(hào)將讀數(shù)據(jù)A 寫(xiě)入測(cè)試電路15c，"讀數(shù)據(jù)A"指示將被存儲(chǔ)在測(cè)試RAM 13a中的讀數(shù)
據(jù)，"讀數(shù)據(jù)的量A"指示存儲(chǔ)在測(cè)試RAM13a中的讀數(shù)據(jù)的量，"寫(xiě)使 能B"指示一寫(xiě)允許信號(hào)，LSI測(cè)試器200可以根據(jù)該寫(xiě)允許信號(hào)將讀數(shù) 據(jù)B寫(xiě)入測(cè)試電路15c，"讀數(shù)據(jù)B"指示將被存儲(chǔ)在測(cè)試RAM 13c中的 讀數(shù)據(jù)，"讀數(shù)據(jù)的量B"指示存儲(chǔ)在測(cè)試RAM 13c中的讀數(shù)據(jù)的量， "寫(xiě)數(shù)據(jù)的量A"指示存儲(chǔ)在測(cè)試RAM 13b中的寫(xiě)數(shù)據(jù)的量，"寫(xiě)數(shù)據(jù) 的量B"指示存儲(chǔ)在測(cè)試RAM13d中的寫(xiě)數(shù)據(jù)的量。假設(shè)發(fā)送到外部存儲(chǔ)器控制電路lla的讀數(shù)據(jù)是RAn = {RAnd, RAnc， RAnb， RAna}，發(fā)送到外部存儲(chǔ)器控制電路lib的讀數(shù)據(jù)是RBn = (RBnd， RBnc, RBnb， RBna}，發(fā)送到外部存儲(chǔ)器控制電路lla的寫(xiě)數(shù)據(jù)是WAn = (WAnd， WAnc， WAnb, WAna}，以及發(fā)送到外部存儲(chǔ)器控制電路llb的寫(xiě) 數(shù)據(jù)是WBn 二 {WBnd, WBnc， WBnb, WBna}。在圖18中，寫(xiě)使能的寬度與相同的寫(xiě)入數(shù)據(jù)段的數(shù)目成正比。例 如，RA1被寫(xiě)三次，RB4被寫(xiě)四次。因?yàn)楦鶕?jù)本發(fā)明第七實(shí)施例的集成電路100e的操作與根據(jù)本發(fā)明第五 (第六)實(shí)施例的集成電路100d的操作大約相同，所以將省略對(duì)根據(jù)本 發(fā)明第七實(shí)施例的集成電路lOOe的操作的描述。根據(jù)本發(fā)明第七實(shí)施例的系統(tǒng)可以達(dá)到與根據(jù)本發(fā)明第五實(shí)施例的系 統(tǒng)所獲得的相同效果?，F(xiàn)在將描述根據(jù)本發(fā)明第八實(shí)施例的系統(tǒng)。將主要描述根據(jù)本發(fā)明第七和第八實(shí)施例的系統(tǒng)之間的不同而省略對(duì) 相同事物的描述。圖19是示出根據(jù)本發(fā)明第八實(shí)施例的系統(tǒng)的框圖。根據(jù)本發(fā)明第八實(shí)施例集成電路100f可以應(yīng)用于雙數(shù)據(jù)速率同步動(dòng)態(tài) (DDRSD) RAM被用作外部存儲(chǔ)器的情況。集成電路100f包括數(shù)據(jù)輸入電路22a、數(shù)據(jù)輸入電路22b、數(shù)據(jù)輸出 電路23a和數(shù)據(jù)輸出電路23b，其中數(shù)據(jù)輸入電路22a位于包括在I/O 16a 中的輸入緩沖器與選擇器173a之間，數(shù)據(jù)輸入電路22b位于包括在I/O 16b中的輸入緩沖器與選擇器173b之間，數(shù)據(jù)輸出電路23a位于外部存儲(chǔ) 器控制電路lla與包括在1/0 16a中的輸出緩沖器之間，數(shù)據(jù)輸出電路23b
位于外部存儲(chǔ)Sfe制電路llb與包括在I/O 16b中的輸出緩沖器之間。I/O 時(shí)鐘和控制信號(hào)(未示出)被輸出到數(shù)據(jù)輸入電路22a和22b以及數(shù)據(jù)輸 出電路23a和23b中的每一個(gè)。圖20示出了包括在根據(jù)本發(fā)明第八實(shí)施例的集成電路中的數(shù)據(jù)輸入 電路.數(shù)據(jù)輸入電路22a在圖20中示出。數(shù)據(jù)輸入電路22a包括觸發(fā)器組FFl至FF3，其中每一個(gè)觸發(fā)器組包 括總共2n個(gè)D觸發(fā)器。也就是說(shuō)，每個(gè)觸發(fā)器組由n個(gè)D觸發(fā)器D0c至 D(n-l)e和n個(gè)D觸發(fā)器D(n)e至D(2n-l)e組成。數(shù)據(jù)輸入電路22a傳輸與I/O時(shí)鐘的上升沿同步的數(shù)據(jù)和與反相I/O 時(shí)鐘的上升沿同步的數(shù)據(jù).首先，經(jīng)由I/O 16a從LSI測(cè)試器200輸入的讀數(shù)據(jù)被觸發(fā)器組FF1 鎖存，D觸發(fā)器D0e至D(n-l)e在I/O時(shí)鐘的上升沿鎖存讀數(shù)據(jù)，D觸發(fā)器 D(ii)e至D(2n-l)e在反相I/O時(shí)鐘的上升沿鎖存讀數(shù)據(jù)。觸發(fā)器組FF2在I/O時(shí)鐘的下一個(gè)上升沿鎖存來(lái)自觸發(fā)器組FF1的輸出.然后觸發(fā)器組FF3在內(nèi)部時(shí)鐘的，上鎖存來(lái)自觸發(fā)器組FF2的輸出 并且將讀數(shù)據(jù)輸出到選擇器173a.圖21示出了包括在根據(jù)本發(fā)明第八實(shí)施例的集成電路中的數(shù)據(jù)輸出 電路.數(shù)據(jù)輸出電路23a在圖21中示出.數(shù)據(jù)輸出電路23a包括D觸發(fā)器組FF4和選擇器221a和222a， D觸 發(fā)器組FF4包括總共2n個(gè)D觸發(fā)器，選擇器221a和222a位于D蝕發(fā)器 組FF4的輸出側(cè)。D觸發(fā)器組FF4包括n個(gè)D觸發(fā)器D0f至D(n-l)f和n 個(gè)D觸發(fā)器D(n)f至D(2n-l)f。從外部存儲(chǔ)器控制電路lla輸入的寫(xiě)數(shù)據(jù)被D觸發(fā)器組FF4在時(shí)鐘的 上升沿鎖存。由選擇信號(hào)所選擇的寫(xiě)數(shù)據(jù)在時(shí)鐘的下一個(gè)上升沿被從選擇 器221a和222a輸出到I/O 16a。統(tǒng)所獲得的相同效果。如上所述，根據(jù)本發(fā)明第八實(shí)施例的系統(tǒng)也可以應(yīng) 用于DDRSDRAM被用作外部存儲(chǔ)器的情況。
現(xiàn)在將描述根據(jù)本發(fā)明第九實(shí)施例的系統(tǒng)。將主要描述根據(jù)本發(fā)明第七和第九實(shí)施例的系統(tǒng)之間的不同而省略對(duì) 相同事物的描述。與根據(jù)本發(fā)明第七實(shí)施例的集成電路不同的是，根據(jù)本發(fā)明第九實(shí)施 例的集成電路可以應(yīng)付這樣的情況其中因?yàn)榭杀挥糜诳刂频退贁?shù)據(jù)輸入 輸出的端子數(shù)目小，所以不能同時(shí)執(zhí)行數(shù)據(jù)的低速輸入和低速輸出。根據(jù) 本發(fā)明第九實(shí)施例的集成電路的結(jié)構(gòu)與根據(jù)本發(fā)明第七實(shí)施例的集成電路100e的結(jié)構(gòu)相同。圖22示出了指示根據(jù)本發(fā)明第九實(shí)施例的集成電路的操作的波形。 在圖22中，"控制信號(hào)"指示輸入到測(cè)試電路15c的控制信號(hào)?？刂菩盘?hào)的含義如下。IN1:將讀數(shù)據(jù)按照次序以低速輸入到測(cè)試RAM 13a或13b，每次16位。IN0:從I/O 19b以低速輸入寫(xiě)數(shù)據(jù)c63至c48并且將"0"輸入到低速 數(shù)據(jù)輸入電路151a中的每個(gè)選擇器。 WA1:將一個(gè)字寫(xiě)入測(cè)試RAM13a。 WA3:將3個(gè)字寫(xiě)入測(cè)試RAM13a。IN1RA:按照次序以低速輸入讀數(shù)據(jù)，每次16位，并且從測(cè)試RAM 13b讀取一個(gè)字。0UT1:低速數(shù)據(jù)輸出電路輸出從測(cè)試RAM 13a讀取的低速寫(xiě)數(shù)據(jù)中 的寫(xiě)數(shù)據(jù)c47至c32。OUT2:低速數(shù)據(jù)輸出電路輸出從測(cè)試RAM 13a讀取的低速寫(xiě)數(shù)據(jù)中 的寫(xiě)數(shù)據(jù)cl5至c00。OUT3:低速數(shù)據(jù)輸出電路輸出從測(cè)試RAM 13a讀取的低速寫(xiě)數(shù)據(jù)中 的寫(xiě)數(shù)據(jù)c31至cl6。低速數(shù)據(jù)輸出電路在除了 OUT1至OUT3之外的周期期間總是輸出寫(xiě) 數(shù)據(jù)c63至c48。現(xiàn)在將描述根據(jù)本發(fā)明第九實(shí)施例的集成電路的操作。然而，將省略 對(duì)根據(jù)本發(fā)明第九實(shí)施例的集成電路的操作的描述，其與根據(jù)本發(fā)明第五(第六)實(shí)施例的集成電路100d的操作相同。首先輸入控制信號(hào)IN1并且將讀數(shù)據(jù)RAOa至RAOd按照次序以低速 輸入到測(cè)試RAM13a,每次16位(時(shí)刻A2)。然后輸入控制信號(hào)WA1并且將一個(gè)字的讀數(shù)據(jù)RAO，即讀數(shù)據(jù)RAOa 至RAOd以低速寫(xiě)入測(cè)試RAM 13a (時(shí)刻B2)。然后輸入控制信號(hào)IN1并且將讀數(shù)據(jù)RAla至RAld按照次序以低速 輸入到測(cè)試RAM13a，每次16位(時(shí)刻C2)。然后輸入控制信號(hào)WA3輸入并且將三個(gè)字的讀數(shù)據(jù)RA1，即三個(gè)字 的讀數(shù)據(jù)RAl至RAld以低速寫(xiě)入測(cè)試RAM13a (時(shí)刻D2)。然后輸入控制信號(hào)WB1并且將一個(gè)字的讀數(shù)據(jù)RBO，即讀數(shù)據(jù)RB0a 至RB0d以低速寫(xiě)入測(cè)試RAM13c (時(shí)刻E2)。然后，按照次序執(zhí)行處理。輸入控制信號(hào)IN1RA (時(shí)刻F2)。結(jié) 果，按照次序以低速輸入讀數(shù)據(jù)，每次16位，并且從測(cè)試RAM 13b讀取 一個(gè)字。然后輸入控制信號(hào)0UT1 (時(shí)刻G2)并且從低速數(shù)據(jù)輸出電路152a 輸出寫(xiě)數(shù)據(jù)b47至b32。然后輸入控制信號(hào)INO (時(shí)刻H2)。結(jié)果，將"0"輸入到低速數(shù)據(jù) 輸入電路151a中的每個(gè)選擇器并且從I/O 16a以低速輸入寫(xiě)數(shù)據(jù)b63至 b48。然后，以相同方式執(zhí)行操作。根據(jù)本發(fā)明第九實(shí)施例的系統(tǒng)可以達(dá)到與根據(jù)本發(fā)明第七實(shí)施例的系 統(tǒng)所獲得的相同效果。根據(jù)本發(fā)明第九實(shí)施例的系統(tǒng)也可以通過(guò)改變輸入控制信號(hào)的圖樣來(lái)應(yīng)付這樣的情況其中因?yàn)榭梢杂糜诳刂频退贁?shù)據(jù)輸入輸出的端子數(shù)目 小，所以不能同時(shí)進(jìn)行數(shù)據(jù)的低速輸入和低速輸出。 現(xiàn)在將描述根據(jù)本發(fā)明第十實(shí)施例的系統(tǒng)。將主要描述根據(jù)本發(fā)明第五和第十實(shí)施例的系統(tǒng)之間的不同而省略對(duì) 相同事物的描述。根據(jù)本發(fā)明第十實(shí)施例的集成電路100g與根據(jù)本發(fā)明第五實(shí)施例的 集成電路100d的不同之處在于外部存儲(chǔ)器控制電路11缺省處于等待狀態(tài) (通過(guò)WAIT)中。圖23是示出根據(jù)本發(fā)明第十實(shí)施例的系統(tǒng)的框圖。根據(jù)本發(fā)明第十實(shí)施例的集成電路100g包括調(diào)整電路11，調(diào)整電路 11用于管理多個(gè)來(lái)自?xún)?nèi)部電路10的訪(fǎng)問(wèn)測(cè)試RAM 13的請(qǐng)求(本示例中 為RE(^A和RECLB)。LSI測(cè)試器200缺省通過(guò)測(cè)試電路15b將外部存儲(chǔ)器控制電路11設(shè)定 為等待狀態(tài)(通過(guò)WAIT)。圖24示出了指示根據(jù)本發(fā)明第十實(shí)施例的集成電路的操作的波形。 在圖24中，"REQ_A (讀)"和"REQ_B (讀)"指示來(lái)自?xún)?nèi)部電路10 的讀訪(fǎng)問(wèn)請(qǐng)求，"開(kāi)始讀"、"終止讀"和"在讀時(shí)間傳輸數(shù)據(jù)"指示由 外部存儲(chǔ)器控制電路11執(zhí)行的操作，"REQ一A (寫(xiě))"和"REQ_B (寫(xiě))"指示來(lái)自?xún)?nèi)部電路10的寫(xiě)訪(fǎng)問(wèn)請(qǐng)求，"開(kāi)始寫(xiě)"、"終止寫(xiě)" 和"在寫(xiě)時(shí)間傳輸數(shù)據(jù)"指示由外部存儲(chǔ)器控制電路ll執(zhí)行的操作。在圖24中，當(dāng)外部存儲(chǔ)器控制電路11讀取讀數(shù)據(jù)時(shí)，必要的數(shù)據(jù)被 寫(xiě)入測(cè)試RAM 13的寫(xiě)數(shù)據(jù)區(qū)域。當(dāng)外部存儲(chǔ)器控制電路11寫(xiě)入寫(xiě)數(shù)據(jù) 時(shí)，外部存儲(chǔ)器控制電路11的等待狀態(tài)被釋放并且外部存儲(chǔ)器控制電路 ll在一個(gè)低速時(shí)鐘脈沖之后被設(shè)定為等待狀態(tài)。這是基于測(cè)試RAM 13的 寫(xiě)數(shù)據(jù)區(qū)域中有足夠空間的假設(shè)。外部存儲(chǔ)器訪(fǎng)問(wèn)在一個(gè)低速時(shí)鐘脈沖期 間可以發(fā)生兩次，在該低速時(shí)鐘脈沖期間，外部存儲(chǔ)器控制電路11的等 待狀態(tài)被釋放。根據(jù)本發(fā)明第十實(shí)施例的系統(tǒng)可以達(dá)到與根據(jù)本發(fā)明第五實(shí)施例的系 統(tǒng)所獲得的相同效果。對(duì)于根據(jù)本發(fā)明第十實(shí)施例的系統(tǒng)，下一次訪(fǎng)問(wèn)在前一次存儲(chǔ)器訪(fǎng)問(wèn) 終止之前開(kāi)始。這增加了外部存儲(chǔ)器訪(fǎng)問(wèn)的效率。而且，取決于外部存儲(chǔ) 器控制電路11的結(jié)構(gòu)或者外部存儲(chǔ)器的類(lèi)型，可以使存儲(chǔ)器訪(fǎng)問(wèn)操作重 疊。例如，如果外部存儲(chǔ)器是SDRAM并且不同的存儲(chǔ)體(bank)被訪(fǎng) 問(wèn)，則可以在讀/寫(xiě)期間使一個(gè)存儲(chǔ)體活動(dòng)以用于下一次存儲(chǔ)器訪(fǎng)問(wèn)。現(xiàn)在將描述根據(jù)本發(fā)明第十一實(shí)施例的系統(tǒng)。 將主要描述根據(jù)本發(fā)明第十和第十一實(shí)施例的系統(tǒng)之間的不同而省略 對(duì)相同事物的描述。對(duì)于根據(jù)本發(fā)明第十實(shí)施例的集成電路100g，外部存儲(chǔ)器控制電路 11總是處于等待狀態(tài)(通過(guò)WAIT)以使得外部存儲(chǔ)器訪(fǎng)問(wèn)不重疊。僅在 一個(gè)低速時(shí)鐘脈沖期間釋放外部存儲(chǔ)器控制電路11的等待狀態(tài)。然而， 如果內(nèi)部時(shí)鐘的速度高，則可能發(fā)生兩次存儲(chǔ)器訪(fǎng)問(wèn)。根據(jù)本發(fā)明第十一 實(shí)施例的集成電路與根據(jù)本發(fā)明第十實(shí)施例的集成電路100g的不同之處 在于防止發(fā)生兩次存儲(chǔ)器訪(fǎng)問(wèn)。圖25是示出根據(jù)本發(fā)明第十一實(shí)施例的系統(tǒng)的框圖。 為了防止發(fā)生兩次存儲(chǔ)器訪(fǎng)問(wèn)，根據(jù)本發(fā)明第十一實(shí)施例的集成電路 100h包括邊沿檢測(cè)電路24，用于檢測(cè)WAIT信號(hào)的拖尾沿(trailing edge)。當(dāng)邊沿檢測(cè)電路24檢測(cè)到WAIT信號(hào)的拖尾沿時(shí)，邊沿檢測(cè)電路24 輸出邊沿脈沖到外部存儲(chǔ)器控制電路11，該邊沿脈沖用于在一個(gè)I/O時(shí)鐘 脈沖期間釋放外部存儲(chǔ)器控制電路11的等待狀態(tài)。如果用于包括在外部 存儲(chǔ)器控制電路11中的調(diào)整電路111的時(shí)鐘不同于1/0時(shí)鐘，那么外部存 儲(chǔ)器控制電路11的等待狀態(tài)在用于調(diào)整電路111的時(shí)鐘的一個(gè)脈沖期間 被釋放。圖26示出了指示根據(jù)本發(fā)明第十一實(shí)施例的集成電路的操作的波形。對(duì)于從邊沿檢測(cè)電路24輸出的一個(gè)邊沿脈沖，外部存儲(chǔ)器控制電路 11的等待狀態(tài)在一個(gè)時(shí)鐘脈沖期間被釋放。因此，外部存儲(chǔ)器訪(fǎng)問(wèn)僅發(fā)生 一次。結(jié)果，可以由輸入到測(cè)試電路15b的控制信號(hào)來(lái)可靠地控制外部存 儲(chǔ)器訪(fǎng)問(wèn)的定時(shí)。這在包括在外部存儲(chǔ)器訪(fǎng)問(wèn)的最長(zhǎng)突發(fā)中的數(shù)據(jù)量與測(cè) 試RAM 13的容量大約相同的情況中尤其有效。假設(shè)前一次寫(xiě)(或讀)和 最長(zhǎng)突發(fā)寫(xiě)(或讀)重疊。對(duì)于根據(jù)本發(fā)明第十實(shí)施例的集成電路100g， 測(cè)試RAM 13的寫(xiě)數(shù)據(jù)溢出(或者測(cè)試RAM 13的容量不夠)。然而，對(duì) 于根據(jù)本發(fā)明第十一實(shí)施例的集成電路100h，測(cè)試RAM 13的數(shù)據(jù)不溢出 (或者測(cè)試RAM 13的容量足夠)。另外，可以容易地調(diào)試測(cè)試電路或測(cè)
試信號(hào)發(fā)生仿真。在本發(fā)明中，命令解釋電路解釋由控制電路發(fā)出的命令并且僅在輸入 或輸出必要的數(shù)據(jù)時(shí)，在測(cè)試存儲(chǔ)部分和該電路之間進(jìn)行數(shù)據(jù)傳輸。結(jié) 果，可以大大減少測(cè)試時(shí)間。另外，不必讀無(wú)用的數(shù)據(jù)。因此，可以減小 測(cè)試存儲(chǔ)部分的尺寸并且可以減小集成電路的尺寸。上述敘述被認(rèn)為僅僅是對(duì)本發(fā)明原理的說(shuō)明。此外，由于本領(lǐng)域技術(shù) 人員將會(huì)容易地進(jìn)行許多修改和變化，所以不希望將本發(fā)明限制為所示出 和描述的確切結(jié)構(gòu)和應(yīng)用，因此可以認(rèn)為所有合適的修改和等同物落在所 附權(quán)利要求書(shū)和其等同物中的發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種能夠檢驗(yàn)電路工作速度的集成電路，該集成電路包括將被測(cè)試的內(nèi)部電路；控制電路，其位于所述內(nèi)部電路與外部設(shè)備之間，用于通過(guò)使用讀命令將讀數(shù)據(jù)從所述外部設(shè)備輸入到所述內(nèi)部電路，并且用于通過(guò)使用寫(xiě)命令將從所述內(nèi)部電路輸出的寫(xiě)數(shù)據(jù)輸出到所述外部設(shè)備；測(cè)試存儲(chǔ)部分，其包括讀數(shù)據(jù)存儲(chǔ)部分和寫(xiě)數(shù)據(jù)存儲(chǔ)部分，所述讀數(shù)據(jù)存儲(chǔ)部分用于存儲(chǔ)以低速輸入的所述讀數(shù)據(jù)，所述寫(xiě)數(shù)據(jù)存儲(chǔ)部分用于存儲(chǔ)從所述控制電路輸出的所述寫(xiě)數(shù)據(jù)；命令解釋電路，其用于解釋由所述控制電路發(fā)出的所述讀命令和所述寫(xiě)命令，用于在確定所述讀數(shù)據(jù)必須被輸入到所述控制電路時(shí)將所述讀數(shù)據(jù)從所述測(cè)試存儲(chǔ)部分以高速供應(yīng)到所述控制電路，并且用于在確定所述寫(xiě)數(shù)據(jù)被從所述控制電路輸出時(shí)將從所述控制電路輸出的所述寫(xiě)數(shù)據(jù)以高速供應(yīng)到所述測(cè)試存儲(chǔ)部分；輸入電路，其用于將從所述外部設(shè)備輸入的所述讀數(shù)據(jù)以低速輸入到所述測(cè)試存儲(chǔ)部分；以及輸出電路，其用于將供應(yīng)到所述測(cè)試存儲(chǔ)部分的所述寫(xiě)數(shù)據(jù)以低速輸出到所述外部設(shè)備。
2. 如權(quán)利要求1所述的集成電路，其中在所述命令解釋電路和所述測(cè)試存儲(chǔ)部分之間執(zhí)行所述讀數(shù)據(jù)的輸入 和所述寫(xiě)數(shù)據(jù)的輸出；所述輸入電路將所述讀數(shù)據(jù)輸入到所述測(cè)試存儲(chǔ)部分；以及 所述輸出電路將所述寫(xiě)數(shù)據(jù)輸出到所述外部設(shè)備。
3. 如權(quán)利要求1所述的集成電路，其中所述輸入電路與所述輸出電路 集成在一起。
4. 如權(quán)利要求1所述的集成電路，其中所述外部設(shè)備將低速工作時(shí)鐘 輸入到所述輸入電路和所述輸出電路，并且將具有比所述低速工作時(shí)鐘更 高速度的工作時(shí)鐘輸入到所述命令解釋電路。
5. 如權(quán)利要求1所述的集成電路，還包括數(shù)據(jù)輸入輸出部分，其用于在所述控制電路和外部之間執(zhí)行數(shù)據(jù)的直接輸入輸出；以及低速數(shù)據(jù)輸入輸出部分，其用于經(jīng)由所述測(cè)試存儲(chǔ)部分在所述控制電 路和所述外部之間執(zhí)行數(shù)據(jù)的輸入輸出，其中所述數(shù)據(jù)輸入輸出部分和所述低速數(shù)據(jù)輸入輸出部分是分開(kāi)提供的。
6. 如權(quán)利要求5所述的集成電路，還包括轉(zhuǎn)換電路，該轉(zhuǎn)換電路用于 轉(zhuǎn)換輸入到所述低速數(shù)據(jù)輸入輸出部分和從所述低速數(shù)據(jù)輸入輸出部分輸 出的數(shù)據(jù)的位寬以及輸入到所述測(cè)試存儲(chǔ)部分和從所述測(cè)試存儲(chǔ)部分輸出 的數(shù)據(jù)的位寬。
7. 如權(quán)利要求6所述的集成電路，其中所述轉(zhuǎn)換電路位于所述測(cè)試存 儲(chǔ)部分和所述外部設(shè)備之間，其包括用于通過(guò)比較確定從所述測(cè)試存儲(chǔ)部 分輸出的多段寫(xiě)數(shù)據(jù)是否相同的比較電路，并且在所述多段寫(xiě)數(shù)據(jù)相同的 情況下將所述多段寫(xiě)數(shù)據(jù)中的一段和由所述比較電路通過(guò)所述比較所獲得 的結(jié)果輸出到所述低速數(shù)據(jù)輸入輸出部分。
8. 如權(quán)利要求1所述的集成電路，其中 所述外部設(shè)備缺省輸出WAIT到所述控制電路；并且 所述外部設(shè)備在不是所有所述讀數(shù)據(jù)都被存儲(chǔ)在所述測(cè)試存儲(chǔ)部分中時(shí)或者在所述測(cè)試存儲(chǔ)部分中沒(méi)有足夠的空間來(lái)存儲(chǔ)所述寫(xiě)數(shù)據(jù)時(shí)釋放所 述WAIT。
9. 如權(quán)利要求8所述的集成電路，還包括檢測(cè)電路，該檢測(cè)電路用于 檢測(cè)所述WAIT的邊沿并且用于產(chǎn)生邊沿脈沖，該邊沿脈沖等于所述控制 電路的時(shí)鐘的一個(gè)脈沖，其中所述控制電路通過(guò)向其輸入所述邊沿脈沖而 釋放所述WAIT。
10. 如權(quán)利要求1所述的集成電路，其中所述外部設(shè)備是用于檢驗(yàn)所 述集成電路的工作速度的測(cè)試器。
11. 如權(quán)利要求1所述的集成電路，還包括選擇器，該選擇器用亍在 從所述外部設(shè)備直接輸入到所述控制電路的讀數(shù)據(jù)與經(jīng)由所述測(cè)試存儲(chǔ)部分輸入的讀數(shù)據(jù)之間切換。
12. 如權(quán)利要求1所述的集成電路，還包括選擇器，該選擇器用于在 從所述控制電路直接輸出到所述外部設(shè)備的寫(xiě)數(shù)據(jù)與經(jīng)由所述測(cè)試存儲(chǔ)部 分輸出的寫(xiě)數(shù)據(jù)之間切換。
13. 如權(quán)利要求1所述的集成電路，其中所述外部設(shè)備操作所述輸入 電路，從而根據(jù)所述命令解釋電路輸出所述讀命令的定時(shí)，將所述讀數(shù)據(jù) 以低速輸入到所述測(cè)試存儲(chǔ)部分。
14. 如權(quán)利要求1所述的集成電路，其中所述外部設(shè)備操作所述輸出 電路，從而根據(jù)所述命令解釋電路輸出所述寫(xiě)命令的定時(shí)，從所述測(cè)試存 儲(chǔ)部分以低速輸出所述寫(xiě)數(shù)據(jù)。
全文摘要
本發(fā)明公開(kāi)了一種允許減小芯片尺寸和減少測(cè)試時(shí)間的集成電路。該集成電路包括內(nèi)部電路；外部存儲(chǔ)器控制電路，用于通過(guò)使用讀命令從LSI測(cè)試器輸入讀數(shù)據(jù)并且用于通過(guò)使用寫(xiě)命令將寫(xiě)數(shù)據(jù)輸出到LSI測(cè)試器；測(cè)試RAM，包括讀數(shù)據(jù)存儲(chǔ)部分和寫(xiě)數(shù)據(jù)存儲(chǔ)部分，讀數(shù)據(jù)存儲(chǔ)部分用于存儲(chǔ)從LSI測(cè)試器以低速輸入的讀數(shù)據(jù)，寫(xiě)數(shù)據(jù)存儲(chǔ)部分用于存儲(chǔ)從控制電路輸出的寫(xiě)數(shù)據(jù)；測(cè)試電路，用于解釋由外部存儲(chǔ)器控制電路發(fā)出的讀命令和寫(xiě)命令，用于在確定讀數(shù)據(jù)必須被輸入到外部存儲(chǔ)器控制電路時(shí)將讀數(shù)據(jù)從測(cè)試RAM以高速供應(yīng)到外部存儲(chǔ)器控制電路，并且用于在確定寫(xiě)數(shù)據(jù)被從外部存儲(chǔ)器控制電路輸出時(shí)將從外部存儲(chǔ)器控制電路輸出的寫(xiě)數(shù)據(jù)以高速供應(yīng)到測(cè)試RAM；以及測(cè)試電路，用于將存儲(chǔ)在測(cè)試RAM中的寫(xiě)數(shù)據(jù)以低速輸出到LSI測(cè)試器。
文檔編號(hào)G01R31/28GK101126794SQ20071010303
公開(kāi)日2008年2月20日 申請(qǐng)日期2007年4月29日 優(yōu)先權(quán)日2006年8月18日
發(fā)明者大塚龍志, 石川勝哉 申請(qǐng)人:富士通株式會(huì)社