專利名稱：一種均衡器的權(quán)系數(shù)更新裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于對均衡器的權(quán)系數(shù)進行更新的裝置和方法，特別適用于為高 速均衡器產(chǎn)生權(quán)系數(shù)，屬于數(shù)字通信領(lǐng)域。
背景技術(shù)：
目前，高碼速率是通信發(fā)展的必然趨勢，而均衡器對數(shù)據(jù)的處理受FPGA處理速度 的限制，所以有必要采用多路數(shù)據(jù)并行均衡。并行均衡可以克服高碼速率帶來的硬件速度 限制，提高處理速度，節(jié)省硬件資源。并且在并行均衡中，，也存在多種均衡器中的權(quán)系數(shù) 更新方法。目前文獻中討論較多的都是串行均衡器，其中使用的權(quán)系數(shù)更新方法有基于 LMS的算法、基于NLMS算法、基于RLS算法等等，在這些算法中權(quán)系數(shù)的更新策略可能是 每個時鐘周期一次，也可能是每η個時鐘周期一次。例如《Design and Implementation of Adaptive Equalizer Based On FPGA》(Guo Yecai)禾口《Adaptive LMS Processing Architectures Employing Frequency Domain Sun-Convolution》(Andrew A. Gray)所介 紹的方法每4個時鐘周期更新一次權(quán)系數(shù)；文獻的《16QAM基帶Modem的FPGA芯片設(shè)計》 (耿光輝)所介紹的方法每1個時鐘周期更新一次權(quán)系數(shù)。綜合分析大量的關(guān)于均衡器權(quán)系數(shù)更新的文獻與相關(guān)的研究資料，若將以往的更 新方法應(yīng)用于高速并行頻域均衡器中，會占用大量的硬件資源，并且權(quán)系數(shù)很容易處于不 穩(wěn)定的狀態(tài)，降低了權(quán)系數(shù)的準(zhǔn)確性。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決問題是克服現(xiàn)有技術(shù)的不足，提供了一種均衡器的權(quán)系數(shù)更 新裝置及其相應(yīng)的更新方法。采用本發(fā)明降低了用于生成權(quán)系數(shù)所需數(shù)據(jù)的精度，進而用 更少的資源達到了同樣的性能，并提高了硬件處理速度。本發(fā)明的技術(shù)解決方案是一種均衡器的權(quán)系數(shù)更新裝置，包括誤差信號累加模塊、控制模塊、權(quán)系數(shù)產(chǎn)生 模塊、計數(shù)器；所述誤差信號累加模塊將權(quán)系數(shù)產(chǎn)生模塊輸出的各路誤差信號分別送入累加器， 并將累加器產(chǎn)生的絕對值累加值進行M倍抽取后輸出；M倍抽取的時刻由計數(shù)器決定，并且 由計數(shù)器控制誤差信號累加模塊將累加值清零重置；所述控制模塊將誤差信號累加模塊的輸出信號累加求和，得到一路累加信號并送 入由計數(shù)器控制的門限比較器；控制信號產(chǎn)生器根據(jù)門限比較器的輸出結(jié)果產(chǎn)生控制信號 ctrl ；并利用控制信號ctrl產(chǎn)生權(quán)系數(shù)更新信號flag_l0Ck ；所述權(quán)系數(shù)更新信號flag_ lock輸出到權(quán)系數(shù)產(chǎn)生模塊；所述權(quán)系數(shù)產(chǎn)生模塊將從均衡器輸出端返回的數(shù)據(jù)輸出到誤差計算模塊；誤差計 算模塊將產(chǎn)生的誤差信號輸出到數(shù)據(jù)更新模塊以及誤差信號累加模塊；數(shù)據(jù)更新模塊利用 誤差信號以及由解調(diào)數(shù)據(jù)經(jīng)串并變換產(chǎn)生的2η路數(shù)據(jù)產(chǎn)生梯度信號；梯度信號分別經(jīng)0到Ien-I個延遲器后的輸出進行降Ien矢量抽取后獲得Ien路矢量信號；Ien路矢量信號分別 經(jīng)Ien個累加器后輸出信號Mw，j = 1，…，n，k為Mw的順序編號；權(quán)系數(shù)產(chǎn)生模塊對接收 的flag_l0Ck以及flag_loCk經(jīng)延遲器后的信號flag_loCk_delay進行判斷，若flag_l0ck 為低電平且flag_l0Ck_delay為高電平，則置復(fù)位信號reset為有效；若reset有效，則權(quán) 系數(shù)產(chǎn)生模塊以任意值將權(quán)系數(shù)初始化；若reset無效且flag_l0ck為低電平，則利用Mkj 更新輸出的權(quán)系數(shù)；所述M倍抽取的時刻為計數(shù)器累加值cnt = M的時刻，其中M等于計數(shù)器的最大 累加值。所述數(shù)據(jù)更新模塊采用頻域LMS、NLMS或CMA等算法進行梯度信號計算。一種均衡器的權(quán)系數(shù)更新方法，具體的步驟如下步驟1 接收由解調(diào)數(shù)據(jù)經(jīng)串并變換得到的2η路數(shù)據(jù)，并送入步驟6 ；對均衡器產(chǎn) 生的輸出數(shù)據(jù)進行誤差計算，將獲得的誤差信號同時送入步驟2和步驟6 ；步驟2 將誤差信號分為正交的I支路的η路信號和Q支路的η路信號；對分解后 的信號分別進行絕對值累加計算；并從1到M的進行循環(huán)累加計數(shù)；步驟3 當(dāng)步驟2中的計數(shù)達到M時，對各絕對累加值進行M倍抽取，并將結(jié)果送 入步驟4 ；當(dāng)計數(shù)返回1時，對絕對累加值清零，重新開始絕對值累計，并返回步驟2 ；步驟4 將步驟3送入的結(jié)果進行疊加產(chǎn)生一路和信號sum ；若計數(shù)值等于A時， sum小于門限gate，則對控制信號ctrl加1 ；若ctrl等于B時，由計數(shù)值等于A，則保持ctrl 不變；若計數(shù)值等于A時，sum大于等于門限gate，則將ctrl清零；將ctrl送入步驟5 ；步驟5 若Ctrl等于B，則產(chǎn)生有效的權(quán)系數(shù)更新信號flag_loCk ；否則產(chǎn)生無效 的flag_lock，并將flag_lock送入步驟7 ；步驟6 利用步驟1送入的2η路數(shù)據(jù)以及誤差信號進行頻域數(shù)據(jù)處理，獲得2η路 梯度信號；對2η路梯度數(shù)據(jù)分別進行O到Ien-I節(jié)拍的延遲，并對延遲后的數(shù)據(jù)進行Ien 倍矢量抽??；獲得共Ien路矢量信號，并送入步驟8 ；步驟7 對步驟5送入的flag_lock進行一拍延遲，獲得flag_lock_delay ；對 flag_lock 和 flag_lock_delay 進行聯(lián)合判斷若flag_l0Ck為低電平，且flag_l0Ck_delay高電平，則產(chǎn)生有效復(fù)位信號；否則 無效復(fù)位信號；將復(fù)位信號送入步驟8 ；步驟8 若步驟7送入的復(fù)位信號有效，則以任意值對權(quán)系數(shù)進行初始化；否則利 用步驟6送入的矢量信號作為新的權(quán)系數(shù)輸出。在步驟6中采用頻域LMS、NLMS或CMA等算法獲得梯度信號。所述計數(shù)值M等于計數(shù)器的最大累加值。本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點(1)本發(fā)明不采用固定周期的形式對權(quán)系數(shù)進行更新，而是根據(jù)均衡器輸出信號 的誤差絕對累加值判斷是否需要更新權(quán)系數(shù)，當(dāng)信道特性不變時，權(quán)系數(shù)可以固定值輸出； 當(dāng)信道特性發(fā)生變化時，才對更新權(quán)系數(shù)進行更新，從而實現(xiàn)了對信道特性的動態(tài)適應(yīng)。(2)本發(fā)明所述裝置在實現(xiàn)時可以顯著降低FPGA中資源的占用率，并提高了數(shù)據(jù) 處理速度。以對QPSK均衡且均衡濾波器權(quán)系數(shù)選為16階為例，在相同情況下，發(fā)明與現(xiàn)有 技術(shù)相比，RAM的占用率降低了約78%，DSP的使用率較技術(shù)降低了約17% ；Slice使用率降低了約12%。 (3)采用本發(fā)明所述裝置可以降低對生成權(quán)系數(shù)所需數(shù)據(jù)的精度要求?，F(xiàn)有技術(shù) 中，高速并行均衡器中若采用頻域LMS算法中得到的2η個梯度信息對權(quán)系數(shù)不進行控制而 直接進行更新，對數(shù)據(jù)的精度有很高的要求，稍有偏差就會導(dǎo)致權(quán)系數(shù)的發(fā)散，而本發(fā)明則 降低了對所述2η個數(shù)據(jù)的精度要求，但實現(xiàn)了性能更好的權(quán)系數(shù)。


圖1為均衡器結(jié)構(gòu)示意圖2為權(quán)系數(shù)更新裝置框圖3為誤差信號累加模塊結(jié)構(gòu)圖4為控制模塊結(jié)構(gòu)圖5為權(quán)系數(shù)產(chǎn)生模塊結(jié)構(gòu)圖6為分路單元結(jié)構(gòu)示意圖7為頻域并行濾波器結(jié)構(gòu)示意圖8為使用matlab定點化權(quán)系數(shù)；
圖9為硬件輸出的均衡前后的星座圖
具體實施例方式下面就結(jié)合附圖對本發(fā)明具體實施方式
做進一步介紹。如圖1所示，為均衡器結(jié)構(gòu)示意圖。均衡器一般放置于解調(diào)器之后，包括分路單 元、頻域并行均衡器和權(quán)系數(shù)更新裝置。均衡器的輸入數(shù)據(jù)x(n)是一個η路的數(shù)據(jù)塊。分路單元將輸入的x(n)經(jīng)串并變 換后變?yōu)?η路數(shù)據(jù)后輸出，串并變換后的輸出同時輸出到頻域并行均衡器和權(quán)系數(shù)更新 裝置；頻域并行均衡器利用權(quán)系數(shù)更新裝置產(chǎn)生的權(quán)系數(shù)對輸出的2η路數(shù)據(jù)進行子卷積 方式濾波，從而實現(xiàn)對輸入數(shù)據(jù)的均衡。而權(quán)系數(shù)更新裝置則利用輸出的2η路數(shù)據(jù)以及均 衡器輸出的反饋數(shù)據(jù)產(chǎn)生權(quán)系數(shù)。如圖2所示，為本發(fā)明權(quán)系數(shù)更新裝置框圖。所述權(quán)系數(shù)更新裝置包括誤差信號 累加模塊、控制模塊、權(quán)系數(shù)產(chǎn)生模塊和計數(shù)器。誤差信號累加模塊對權(quán)系數(shù)產(chǎn)生模塊輸出 的各路誤差信號進行絕對值累加，對各路累加值進行M倍抽取后輸出到控制模塊；控制模 塊對輸入的信號累加求和，利用門限比較器對累加和進行門限判決，根據(jù)判決結(jié)果產(chǎn)生控 制信號以及權(quán)系數(shù)更新信號；權(quán)系數(shù)產(chǎn)生模塊的數(shù)據(jù)更新模塊利用由解調(diào)數(shù)據(jù)經(jīng)串并變換 產(chǎn)生的2η路數(shù)據(jù)以及誤差計算模塊產(chǎn)生的誤差信號產(chǎn)生1路梯度信號輸出；將輸出的梯度 信號分別經(jīng)0到Ien-I個延遲器后的輸出進行降Ien矢量抽取后獲得Ien路矢量信號；Ien 路矢量信號分別累加后產(chǎn)生隊彳信號，其中，j = 1，…，n，的順序編號。在控制信 號和權(quán)系數(shù)更新信號的控制下，產(chǎn)生均衡器中頻域并行均衡器所需的權(quán)系數(shù)。下面就對權(quán)系數(shù)更新裝置中的各模塊的設(shè)計和功能做詳細介紹。1、誤差信號累加模塊如圖3所示，為誤差信號累加模塊結(jié)構(gòu)圖。誤差信號累加模塊的輸入為誤差信號， 所述誤差信號為η路復(fù)數(shù)信號，由權(quán)系數(shù)產(chǎn)生模塊中的誤差計算單元產(chǎn)生。對誤差信號進行絕對值累加的過程，分為I路和Q路分別進行(I路和Q路為相互正交的兩路)。將I路 的誤差信號{err_Il(k)，err_I2(k),…errJnQO}分別送入η個累加器，進行絕對值累 加。在累加的過程中，計數(shù)器從Cnt = 1開始進行步長為1的循環(huán)累加計數(shù)。當(dāng)計數(shù)值Cnt =M(Cnt 一般選取計數(shù)器的最大值)時，對累加器的輸出進行M倍抽取，輸出η路信號，其 中M為大于0的正整數(shù)，一般在考慮硬件資源占用率前提下取較大整數(shù)值。同時當(dāng)Cnt = 1 時，誤差信號累加模塊對送入累加器的絕對累加值清零。計數(shù)器在誤差信號累加模塊工作 時從1到M循環(huán)計數(shù)，控制誤差信號累加模塊的工作。對Q路的誤差信號采用與I路誤差信號同樣的處理后輸出。誤差信號累加模塊同 時輸出I路和Q路的共2η路分別經(jīng)過累加和抽取后的數(shù)據(jù)到控制模塊。2、控制模塊如圖4所示，為控制模塊結(jié)構(gòu)圖。控制模塊采用加法器將輸入的2η路信號進行疊 加獲得累加信號sum。sum首先送入門限比較器，門限比較器在計數(shù)器的控制下將sum與預(yù)設(shè)門限gate 進行比較，輸出判決結(jié)果以產(chǎn)生控制信號ctrl。當(dāng)計數(shù)器的計數(shù)值Cnt = A時(Vj < M ),若sum彡gate,則控制信號產(chǎn)生器將控 制信號ctrl清零；若sum < gate,則控制信號產(chǎn)生器將控制信號ctrl加1，當(dāng)ctrl累加 到ctrl = B時(B為某一預(yù)設(shè)值，B > O正整數(shù)，一般可以選取3、4)，若仍然有Cnt =A，且 sum(k) < gate，則保持ctrl不變。對ctrl作進一步判斷，若ctrl = B，則由權(quán)系數(shù)更新信 號模塊輸出有效的權(quán)系數(shù)更新信號flag_lock(即輸出高電平，否則輸出低電平)。gate值的選取受很多因素的影響，例如前端誤差信號表示的位數(shù)，計數(shù)器抽取時 刻M的影響等等。(例如，在加性高斯白噪聲信道中，QPSK均衡，計數(shù)器M = 4096，硬件中 誤差信號用12位表示，gate取140000。)3、權(quán)系數(shù)產(chǎn)生模塊如圖5所示，為權(quán)系數(shù)產(chǎn)生模塊的結(jié)構(gòu)圖。權(quán)系數(shù)產(chǎn)生模塊包括誤差計算模塊和 數(shù)據(jù)更新模塊。誤差計算模塊用于產(chǎn)生誤差信號累加模塊所需的誤差信號，其輸入為均衡器輸出 端返回的輸出數(shù)據(jù)。誤差信號的計算要依據(jù)采用的是何種相關(guān)算法，若是LMS算法，誤差信 號為期望信號與輸入信號相減；若是CMA算法，誤差信號的計算則會相對復(fù)雜。誤差信號在 輸出到上述的誤差信號累加模塊的同時，還輸出到數(shù)據(jù)更新模塊。數(shù)據(jù)更新模塊的輸入除誤差信號外還包括由解調(diào)數(shù)據(jù)經(jīng)串并變換產(chǎn)生的2η路數(shù) 據(jù)。數(shù)據(jù)更新模塊采用頻域LMS、NLMS或CMA等相關(guān)算法產(chǎn)生一路梯度信號并輸出。輸出的梯度信號同樣包括2η個數(shù)據(jù)點，對梯度信號分別利用Ien個延遲器進行O 到Ien-I拍的延遲，其中Ien = P/n, P為并行均衡器的權(quán)系數(shù)階數(shù)。對Ien個延遲器的輸 出再分別進行降Ien矢量抽取，對抽取的結(jié)果再單獨進行累加，從而獲得Ien個累加值Mkl， Mk2. . . Mklm，其中每個Mkj仍由2η個點表示，j = 1，…，n，k為Mkj的順序編號。權(quán)系數(shù)更新模塊接收產(chǎn)生的Mkj，并利用flag_loCk進行判斷產(chǎn)生并輸出權(quán)系數(shù)。 權(quán)系數(shù)更新模塊首先對flag_lock延遲一拍得到flag_l0Ck_delay，并判斷當(dāng)flag_loCk ='0'(低電平)，flag_l0Ck_delay 是否為 1(高電平)，若 flag_l0Ck_delay=' 1'， 則產(chǎn)生有效的復(fù)位信號reset (高電平)，否則reset無效(低電平)。然后，利用信號Mw、復(fù)位信號reset及flag_l0Ck信號判斷是否需要更新權(quán)系數(shù)。若reset有效(高電平)，則 權(quán)系數(shù)將被初始化，對Wkl，Wk2. . . Wklen賦予一個任意值；若reset無效(低電平)，且flag_ lock為低電平，則更新利用Mkj更新權(quán)系數(shù)；若reset為低電平，且f lag_l0ck為高電平，則 權(quán)系數(shù)保持不變。實施例下面就以QPSK均衡，均衡濾波器系數(shù)選為16階為例，給出本發(fā)明的實施例，本實 施例的最終均衡結(jié)果可如圖9所示。1、分路單元分路單元，對解調(diào)后的信號χ (η)中的η路數(shù)據(jù)利用延遲單元進行延遲，延遲后再 與輸入的下一個η路數(shù)據(jù)進行合并形成2η路新的數(shù)據(jù)塊，并將該2η路數(shù)據(jù)輸入給頻域并 行濾波器。如圖6所示，為分路單元的結(jié)構(gòu)示意圖，可將輸入的數(shù)據(jù)從并行4路轉(zhuǎn)換成并行8 路。設(shè)從均衡器前端送來的并行載波恢復(fù)數(shù)據(jù)點為lx4k+1，x4k+2, x4k+3，x4k+4} (k代表第k個 數(shù)據(jù)塊)，將這第k個數(shù)據(jù)塊用延遲單元進行延遲，和后面送入的{x4(k+1)+1，x4(k+1)+2, x4(k+1)+3,
合并，形成長度為8的新的數(shù)據(jù)塊 Xk 一 iX4k+l' X4k+2 ‘ X4k+3，X4k+4，X4(k+1)+1，X4(k+l)+2，
x4(k+1)+3'；上述延遲單元可以采用寄存器來實現(xiàn)。2、頻域并行均衡器頻域并行均衡器對輸入的2η路數(shù)據(jù)進行FFT變換，再利用輸入的權(quán)系數(shù)對變換后 的數(shù)據(jù)進行子卷積濾波，結(jié)果將作為最終的均衡數(shù)據(jù)輸出。如圖7所示，頻域并行濾波器的具體實現(xiàn)如下(1)首先對接收的數(shù)據(jù)塊中的并行8路數(shù)據(jù)進行FFT變換，并將變換后的數(shù)據(jù)Ak =Iakl ^t2…ak8}輸入給數(shù)據(jù)延遲模塊；FFT變換的具體實現(xiàn)使用基2的8點FFT，該算法為 本領(lǐng)域的公知算法，這里不再進行詳細介紹。(2)將Ak延遲1拍得到Bk,延遲2拍得到Ck,以此類推延遲Ien-I拍得到Lenk ；其 中，Ien = P/n，P為所述高速并行均衡器權(quán)系數(shù)的階數(shù)，其數(shù)值可以根據(jù)硬件資源和均衡性 能來確定。每延遲一拍采用一個延遲單元實現(xiàn)，延遲單元被用作子卷積中的延遲，濾波器的 階數(shù)為16階。本實施例中延遲單元采用的是寄存器實現(xiàn)。(3)根據(jù)接收的并行權(quán)系數(shù)產(chǎn)生模塊輸入的權(quán)系數(shù)Wkl，Wk2. . . Wklen,與步驟O)的 結(jié)果相乘求和 Ck = Ak. *Wkl+Bk. *Wk2+. . . +Lenk. *Wklen ；從4個不同的延遲單元送來的4路數(shù)據(jù)矢量(每路數(shù)據(jù)矢量為8路并行數(shù)據(jù)點)， 分別與4路權(quán)系數(shù)矢量(每路權(quán)系數(shù)矢量為8路并行頻域權(quán)系數(shù)數(shù)據(jù)點，由并行權(quán)系數(shù)產(chǎn) 生模塊輸入，在下個elk上升沿所有乘法器中的權(quán)系數(shù)將被更新)相乘，可以得到4路相乘 后的矢量，對這4路相乘得到的矢量相加求和，最終得到8路并行數(shù)據(jù)點。乘法單元可以使 用FPGA的復(fù)數(shù)乘法器IP核，使用FPGA自帶的乘法器IP核可以節(jié)省邏輯資源，同時也能夠 進行更好的優(yōu)化，有利于硬件速率的提高。(4)對步驟(3)中的Ck進行2η點的IFFT變換得到Dk，舍去Dk的前η個點，輸出 均衡后的數(shù)據(jù)點Yk。IFFT變換的輸入為進行濾波后的8路數(shù)據(jù)，輸出也為8路數(shù)據(jù)，根據(jù)循環(huán)卷積的原理舍去前4個點。3、權(quán)系數(shù)更新裝置權(quán)系數(shù)更新裝置用來更新(或產(chǎn)生)權(quán)系數(shù)。結(jié)合上述各模塊的具體實現(xiàn)操作流 程如下(1)接收由分路單元產(chǎn)生的2η路數(shù)據(jù)，將這2η路輸出送入步驟(6)；接收均衡輸 出的y(n)；對y(n)進行誤差計算獲得誤差信號，并同時輸出到步驟( 和步驟(6)；(2)對誤差信號進行正交劃分，獲得I支路和Q支路的各η路信號；并對I支路和 Q支路的信號分別進行絕對值累加，累加器都是進行從1到M的加1計數(shù)；(3)當(dāng)計數(shù)值達到M時，對步驟O)中獲得的累加值分別進行M倍抽取；將抽取的 結(jié)果輸出到步驟；當(dāng)計數(shù)值為1時，對送入累加器的累加值清零，并返回步驟O)；(4)將所有抽取后的結(jié)果相加，獲得一路和信號sum ；若判斷當(dāng)前計數(shù)值等于A時， sum小于門限gate，則對控制信號ctrl加1，若累加后的ctrl = B時，仍有計數(shù)值等于A， 則保持ctrl不變(B與gate沒有必然聯(lián)系)；若當(dāng)前計數(shù)值等于A時，sum大于等于門限 gate，則將ctrl清零；將ctrl送入步驟(5)；(5)若ctrl = B，則輸出有效的權(quán)系數(shù)更新信號flag_l0Ck(高電平)；否則(即 ctrl Φ B)flag_lock的輸出為低電平，將flag_lock送入步驟(7)；(6)利用頻域LMS算法對步驟⑴送入的2η路數(shù)據(jù)以及誤差信號進行頻域數(shù)據(jù)處 理，獲得2η路的梯度信號，將梯度信號以1為步長，分別進行0到Ien-I的延遲，并對延遲 后的數(shù)據(jù)進行降Ien倍矢量抽取，獲得共Ien路矢量信號，并將其送入步驟(8)；(7)對 flag_lock 進行一拍延遲，獲得 f lag_lock_delay ；對 flag_lock 和 flag_ lock_delay進行聯(lián)合判斷若flag_l0Ck為低電平，且flag_l0Ck_delay高電平，則產(chǎn)生有效復(fù)位信號；否則 無效復(fù)位信號；(8)若步驟(7)中的復(fù)位信號有效，則對當(dāng)前的權(quán)系數(shù)初始化；否則利用步驟(6) 產(chǎn)生的Ien路矢量信號作為新的權(quán)系數(shù)輸出。采用本發(fā)明實施例實現(xiàn)的均衡器與現(xiàn)有技術(shù)相比，所使用的資源如表1和表2所 示，表1為本實施例所使用的硬件資源，表2為現(xiàn)有技術(shù)所使用的硬件資源。
權(quán)利要求
1.一種均衡器的權(quán)系數(shù)更新裝置，其特征在于，包括誤差信號累加模塊、控制模塊、 權(quán)系數(shù)產(chǎn)生模塊、計數(shù)器；所述誤差信號累加模塊將權(quán)系數(shù)產(chǎn)生模塊輸出的各路誤差信號分別送入累加器，并將 累加器產(chǎn)生的絕對值累加值進行M倍抽取后輸出；M倍抽取的時刻由計數(shù)器決定，并且由計 數(shù)器控制誤差信號累加模塊將累加值清零重置；所述控制模塊將誤差信號累加模塊的輸出信號累加求和，得到一路累加信號并送入 由計數(shù)器控制的門限比較器；控制信號產(chǎn)生器根據(jù)門限比較器的輸出結(jié)果產(chǎn)生控制信號 ctrl ；并利用控制信號ctrl產(chǎn)生權(quán)系數(shù)更新信號flag_l0Ck ；所述權(quán)系數(shù)更新信號flag_ lock輸出到權(quán)系數(shù)產(chǎn)生模塊；所述權(quán)系數(shù)產(chǎn)生模塊將從均衡器輸出端返回的數(shù)據(jù)輸出到誤差計算模塊；誤差計算 模塊將產(chǎn)生的誤差信號輸出到數(shù)據(jù)更新模塊以及誤差信號累加模塊；數(shù)據(jù)更新模塊利用誤 差信號以及由解調(diào)數(shù)據(jù)經(jīng)串并變換產(chǎn)生的2η路數(shù)據(jù)產(chǎn)生梯度信號；梯度信號分別經(jīng)0到 Ien-I個延遲器后的輸出進行降Ien矢量抽取后獲得Ien路矢量信號；Ien路矢量信號分別 經(jīng)Ien個累加器后輸出信號Mw，j = 1，…，n，k為Mw的順序編號；權(quán)系數(shù)產(chǎn)生模塊對接收 的flag_l0Ck以及flag_loCk經(jīng)延遲器后的信號flag_loCk_delay進行判斷，若flag_l0ck 為低電平且flag_l0Ck_delay為高電平，則置復(fù)位信號reset為有效；若reset有效，則權(quán) 系數(shù)產(chǎn)生模塊以任意值將權(quán)系數(shù)初始化；若reset無效且flag_l0ck為低電平，則利用Mkj 更新輸出的權(quán)系數(shù)；
2.根據(jù)權(quán)利要求1所述的一種均衡器的權(quán)系數(shù)更新裝置，其特征在于，所述M倍抽取的 時刻為計數(shù)器累加值cnt = M的時刻，其中M等于計數(shù)器的最大累加值。
3.根據(jù)權(quán)利要求1所述的一種均衡器的權(quán)系數(shù)更新裝置，其特征在于，所述數(shù)據(jù)更新 模塊采用頻域LMS、NLMS或CMA等算法進行梯度信號計算。
4.一種均衡器的權(quán)系數(shù)更新方法，其特征在于具體的步驟如下步驟1 接收由解調(diào)數(shù)據(jù)經(jīng)串并變換得到的2η路數(shù)據(jù)，并送入步驟6 ；對均衡器產(chǎn)生的 輸出數(shù)據(jù)進行誤差計算，將獲得的誤差信號同時送入步驟2和步驟6 ；步驟2 將誤差信號分為正交的I支路的η路信號和Q支路的η路信號；對分解后的信 號分別進行絕對值累加計算；并從1到M的進行循環(huán)累加計數(shù)；步驟3 當(dāng)步驟2中的計數(shù)達到M時，對各絕對累加值進行M倍抽取，并將結(jié)果送入步 驟4 ；當(dāng)計數(shù)返回1時，對絕對累加值清零，重新開始絕對值累計，并返回步驟2 ；步驟4 將步驟3送入的結(jié)果進行疊加產(chǎn)生一路和信號sum ；若計數(shù)值等于A時，sum小 于門限gate，則對控制信號ctrl加1 ；若ctrl等于B時，由計數(shù)值等于A，則保持ctrl不 變；若計數(shù)值等于A時，sum大于等于門限gate，則將ctrl清零；將ctrl送入步驟5 ；步驟5 若ctrl等于B，則產(chǎn)生有效的權(quán)系數(shù)更新信號flag_loCk ；否則產(chǎn)生無效的 flag_lock,并將 flag_lock 送入步驟 7 ；步驟6 利用步驟1送入的2η路數(shù)據(jù)以及誤差信號進行頻域數(shù)據(jù)處理，獲得2η路梯度 信號；對2η路梯度數(shù)據(jù)分別進行O到Ien-I節(jié)拍的延遲，并對延遲后的數(shù)據(jù)進行Ien倍矢 量抽?。猾@得共Ien路矢量信號，并送入步驟8 ；步驟7 對步驟5送入的flag_lock進行一拍延遲，獲得flag_lock_delay ；對flag_ lock和f lag_lock_delay進行聯(lián)合判斷若flag_l0Ck為低電平，且flag_l0Ck_delay高電平，則產(chǎn)生有效復(fù)位信號；否則無效 復(fù)位信號；將復(fù)位信號送入步驟8 ；步驟8 若步驟7送入的復(fù)位信號有效，則以任意值對權(quán)系數(shù)進行初始化；否則利用步 驟6送入的矢量信號作為新的權(quán)系數(shù)輸出。
5.根據(jù)權(quán)利要求4所述的一種均衡器的權(quán)系數(shù)更新方法，其特征在于在步驟6中采 用頻域LMS、NLMS或CMA等算法獲得梯度信號。
6.根據(jù)權(quán)利要求4所述的一種均衡器的權(quán)系數(shù)更新方法，其特征在于所述計數(shù)值M 等于計數(shù)器的最大累加值。
全文摘要
本發(fā)明公開了一種均衡器的權(quán)系數(shù)更新裝置及方法，在所述裝置中包括誤差信號累加模塊、控制模塊、權(quán)系數(shù)產(chǎn)生模塊、計數(shù)器。誤差信號累加模塊在計數(shù)器的控制下將權(quán)系數(shù)產(chǎn)生模塊輸出的各路誤差信號分別進行累加抽取后輸出；控制模塊將誤差信號累加模塊的輸出信號進行疊加，在計數(shù)器的控制下將疊加后的信號與門限信號進行比較，根據(jù)比較結(jié)果產(chǎn)生控制信號，并利用控制信號產(chǎn)生權(quán)系數(shù)更新信號；權(quán)系數(shù)產(chǎn)生模塊利用從均衡器輸出端返回的數(shù)據(jù)計算誤差信號；并同時利用誤差信號以及由解調(diào)數(shù)據(jù)經(jīng)串并變換產(chǎn)生的2n路數(shù)據(jù)產(chǎn)生梯度信號；梯度信號分別經(jīng)0到len-1個延遲器后的輸出進行降len矢量抽取后獲得len路矢量信號；len路矢量信號分別經(jīng)len個累加器后輸出信號Mkj；最后，根據(jù)權(quán)系數(shù)更新信號判斷是否初始化權(quán)系數(shù)還是利用Mkj更新權(quán)系數(shù)。采用本發(fā)明降低了用于生成權(quán)系數(shù)所需數(shù)據(jù)的精度，進而用更少的資源達到了同樣的性能，并提高了硬件處理速度。
文檔編號H04L25/03GK102082749SQ20101062123
公開日2011年6月1日 申請日期2010年12月24日 優(yōu)先權(quán)日2010年12月24日
發(fā)明者平一帆, 李立, 楊光文, 楊新權(quán), 謝耀菊 申請人:西安空間無線電技術(shù)研究所