>【【具體實施方式】】
[0061]請參閱圖6所示，本發(fā)明一種防止錯鎖的延遲鎖相環(huán)，包括延遲鏈、第一鑒相器、邏輯控制電路、反饋電路、固定延時單元和第二鑒相器。
[0062]輸入時鐘信號線連接延遲鏈、第一鑒相器和第二鑒相器；延遲鏈的輸出端連接輸出時鐘信號線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端直接連接第一鑒相器，反饋電路的輸出端通過固定延遲單元連接第二鑒相器；第一鑒相器和第二鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端連接延遲鏈。固定延遲單元用于對輸入的反饋時鐘進行固定延遲后產(chǎn)生反饋時鐘_1，反饋時鐘和反饋時鐘_1之間的延遲是δ。第二鑒相器用于比較輸入時鐘與反饋時鐘_1之間的相位。
[0063]本發(fā)明一種防止錯鎖的延遲鎖相方法，包括:
[0064]反饋時鐘經(jīng)過固定延時單元延遲后產(chǎn)生反饋時鐘_1，反饋時鐘和反饋時鐘_1之間的延遲是S。輸入時鐘同時對反饋時鐘和反饋時鐘_1采樣，對反饋時鐘采樣后第一鑒相器輸出up和dn，對反饋時鐘_1采樣后第二鑒相器輸出up_l和dn_l:輸入時鐘采樣到反饋時鐘的高電平時，up = 1，dn = O ;輸入時鐘采樣到反饋時鐘的低電平時，dn = 1，up = O ;輸入時鐘采樣到反饋時鐘_1的高電平時，up_l = 1，dn_l = O ;輸入時鐘采樣到反饋時鐘_1 的低電平時，dn_l = 1，up_l = Oo
[0065]請參閱圖7所示，邏輯控制電路的有限狀態(tài)機(FSM)開始檢測第一鑒相器輸出的Up信號是否為0，如果Up = O ;有限狀態(tài)機的狀態(tài)O:
[0066]Up = O ；
[0067]tdO = tdllmin+tfb ；
[0068]強制增加tdll;
[0069]邏輯控制電路的有限狀態(tài)機(FSM)繼續(xù)檢測第一鑒相器輸出的Up信號，如果Up=I ;有限狀態(tài)機從狀態(tài)O進入狀態(tài)I (請參閱圖8所示):
[0070]Tdl = tdll+tfb ；
[0071]強制增加tdll;
[0072]邏輯控制電路的有限狀態(tài)機(FSM)接著檢測第二鑒相器輸出的dn_l信號，如果dn_l = I，有限狀態(tài)機從狀態(tài)I進入狀態(tài)2(請參閱圖9所示):
[0073]Td2 = tdll+tfb ；
[0074]DLL處于即將鎖定狀態(tài)；
[0075]邏輯控制電路的有限狀態(tài)機(FSM)接著檢測第一鑒相器輸出的up信號和dn信號:
[0076]如果up = 1，增加 tdll ;
[0077]如果dn = I，有限狀態(tài)機從狀態(tài)2進入狀態(tài)3 (請參閱圖10所示):
[0078]td3 = tdll+tfb = tck ;DLL鎖定。之后邏輯控制電路的有限狀態(tài)機(FSM)繼續(xù)檢測第一鑒相器輸出的up信號和dn信號:如果up = 1，增加tdll ;如果dn = 1，減少tdll,以保證輸入時鐘的上升沿和反饋時鐘的上升沿始終對齊。其中，td3為有限狀態(tài)機處于狀態(tài)3時輸入時鐘和反饋時鐘的相位差。
[0079]本發(fā)明防止錯誤鎖定的DLL增加了一個狀態(tài)。以前的DLL在狀態(tài)I強制增加tdll并檢測dn，如果dn = 1，則狀態(tài)機從狀態(tài)I跳變到狀態(tài)2。從圖5可以看到，當輸入時鐘的上升沿和反饋時鐘的下降沿相遇時，由于抖動的存在，很容易出現(xiàn)錯誤的up和dn，從而導致DLL錯誤的鎖定在反饋時鐘的下降沿。新的防止錯誤鎖定的DLL在狀態(tài)I強制增加tdll但檢測dn_l，從圖8可以看出，當輸入時鐘的上升沿和反饋時鐘的下降沿相遇時，輸入時鐘的上升沿離反饋時鐘_1的低電平至少有δ的距離，不會出現(xiàn)錯誤的dn_l = I。只有當tdll強制增加，直到輸入時鐘的上升沿和反饋時鐘_1的上升沿相遇，才可能出現(xiàn)dn_l = I,即狀態(tài)機由狀態(tài)I進入狀態(tài)2。
【主權項】
1.一種防止錯鎖的延遲鎖相環(huán)，其特征在于，包括延遲鏈、第一鑒相器、邏輯控制電路、反饋電路、固定延時單元和第二鑒相器；輸入時鐘信號線連接延遲鏈、第一鑒相器和第二鑒相器；延遲鏈的輸出端連接輸出時鐘信號線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端直接連接第一鑒相器，反饋電路的輸出端通過固定延遲單元連接第二鑒相器；第一鑒相器和第二鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端連接延遲鏈。
2.根據(jù)權利要求1所述的一種防止錯鎖的延遲鎖相環(huán)，其特征在于，固定延遲單元用于對輸入的反饋時鐘進行固定延遲后產(chǎn)生反饋時鐘_1。
3.根據(jù)權利要求2所述的一種防止錯鎖的延遲鎖相環(huán)，其特征在于，反饋時鐘和反饋時鐘_1之間的延遲固定或者可調(diào)。
4.根據(jù)權利要求2所述的一種防止錯鎖的延遲鎖相環(huán)，其特征在于，第二鑒相器用于比較輸入時鐘與反饋時鐘_1之間的相位。
5.根據(jù)權利要求2所述的一種防止錯鎖的延遲鎖相環(huán)，其特征在于，輸入時鐘同時對反饋時鐘和反饋時鐘_1采樣，對反饋時鐘采樣后第一鑒相器輸出up和dn，對反饋時鐘_1采樣后第二鑒相器輸出up_l和dn_l:輸入時鐘采樣到反饋時鐘的高電平時，up = 1，dn =O ;輸入時鐘采樣到反饋時鐘的低電平時，dn = 1，up = O ;輸入時鐘采樣到反饋時鐘_1的高電平時，up_l = 1，dn_l = O ;輸入時鐘采樣到反饋時鐘_1的低電平時，dn_l = 1，up_l=O。
6.一種防止錯鎖的延遲鎖相方法，其特征在于，包括: 1)、邏輯控制電路開始檢測第一鑒相器輸出的Up信號是否為0，如果Up= O ;有限狀態(tài)機的狀態(tài)O:Up = O ;tdO = tdllmin+tfb ； 強制增加tdll ； 其中，tdO為輸入時鐘和反饋時鐘的初始相位差；dllmin為初始時刻延遲鏈的延遲時間；tfb為反饋電路的延遲時間；tdll為延遲鏈的延遲時間； 2)、邏輯控制電路繼續(xù)檢測第一鑒相器輸出的Up信號，如果Up= I ;有限狀態(tài)機從狀態(tài)O進入狀態(tài)1:tdl = tdll+tfb ; 強制增加tdll ； 其中，tdl為有限狀態(tài)機處于狀態(tài)I時輸入時鐘和反饋時鐘的相位差； 3)、邏輯控制電路接著檢測第二鑒相器輸出的dn_l信號，如果dn_l= 1，有限狀態(tài)機從狀態(tài)I進入狀態(tài)2:td2 = tdll+tfb ; DLL處于即將鎖定狀態(tài)； 其中，td2為有限狀態(tài)機處于狀態(tài)2時輸入時鐘和反饋時鐘的相位差； 4)、邏輯控制電路接著檢測第一鑒相器輸出的up信號和dn信號: 如果up = 1，增加tdll ； 如果dn = 1，有限狀態(tài)機從狀態(tài)2進入狀態(tài)3:td3 = tdll+tfb = tck ;DLL 鎖定； 其中，td3為有限狀態(tài)機處于狀態(tài)3時輸入時鐘和反饋時鐘的相位差。
7.根據(jù)權利要求6所述的一種防止錯鎖的延遲鎖相方法，其特征在于，DLL鎖定之后邏輯控制電路繼續(xù)檢測第一鑒相器輸出的up信號和dn信號:如果up = 1，增加tdll ;如果dn = 1，減少tdll，以保證輸入時鐘的上升沿和反饋時鐘的上升沿始終對齊。
8.根據(jù)權利要求7所述的一種防止錯鎖的延遲鎖相方法，其特征在于，輸入時鐘同時對反饋時鐘和反饋時鐘_1采樣，對反饋時鐘采樣后第一鑒相器輸出up和dn，對反饋時鐘_1采樣后第二鑒相器輸出up_l和dn_l:輸入時鐘采樣到反饋時鐘的高電平時，up = 1，dn=O ;輸入時鐘采樣到反饋時鐘的低電平時，dn = 1，up = O ;輸入時鐘采樣到反饋時鐘_1的高電平時，up_l = l，dn_l = O ;輸入時鐘采樣到反饋時鐘_1的低電平時，dn_l = l，up_l=O。
【專利摘要】本發(fā)明公開一種防止錯鎖的延遲鎖相環(huán)及其鎖相方法，延遲鎖相環(huán)包括延遲鏈、第一鑒相器、邏輯控制電路、反饋電路、固定延時單元和第二鑒相器；輸入時鐘信號線連接延遲鏈、第一鑒相器和第二鑒相器；延遲鏈的輸出端連接輸出時鐘信號線；反饋電路的輸入端連接延遲鏈的輸出端，反饋電路的輸出端直接連接第一鑒相器，反饋電路的輸出端通過固定延遲單元連接第二鑒相器；第一鑒相器和第二鑒相器的輸出端連接邏輯控制電路，邏輯控制電路的輸出端連接延遲鏈。本發(fā)明能有效的防止輸入時鐘錯誤的鎖定在反饋時鐘的下降沿。
【IPC分類】H03L7-085
【公開號】CN104702273
【申請?zhí)枴緾N201510134324
【發(fā)明人】劉成, 郭曉鋒
【申請人】西安華芯半導體有限公司
【公開日】2015年6月10日
【申請日】2015年3月25日