本發(fā)明涉及模擬或數(shù)?；旌霞呻娐分械谋容^器模塊領域，具體是一種應用在低電壓環(huán)境中的高速動態(tài)鎖存比較器。

背景技術：

半導體工藝特征尺寸的減少給數(shù)字集成電路帶來極大的優(yōu)勢的同時，然而并沒有給模擬集成電路帶來與數(shù)字集成電路相同的優(yōu)勢，隨著半導體工藝特征尺寸的不斷減小，電源電壓、本征增益和柵氧厚度都在減小，這給模擬集成電路設計帶來了極大的挑戰(zhàn)。電源電壓的減小對降低CMOS ICs的功耗是一種很有效的方法。比較器作為模數(shù)轉換器（ADC）的關鍵模塊，它的性能，尤其是速度、噪聲、失調以及功耗，在很大程度上影響了模數(shù)轉換器的各項性能參數(shù)。傳統(tǒng)的比較器很難同時滿足模數(shù)轉換器在低電壓環(huán)境中對速度和功耗的要求。

技術實現(xiàn)要素：
本發(fā)明的目的是提供一種一種應用在低電壓環(huán)境中的高速動態(tài)鎖存比較器，所采用的forward body bias技術，可使比較器工作在很低的電源電壓環(huán)境中，而后加入的與非門，使得比較器保持較低的靜態(tài)功耗，以解決現(xiàn)有技術比較器難以滿足模數(shù)轉換器對速度和功耗要求的問題。

為了達到上述目的，本發(fā)明所采用的技術方案為：

一種應用在低電壓環(huán)境中的高速動態(tài)鎖存比較器，其特征在于：包括第一PMOS管(P1)、第二PMOS管(P2)、第三PMOS管(P3)、第四PMOS管(P4)、第一反相器（I1）、第二反相器（I2）、與非門（NAND）和鎖存器；其中所述鎖存器包括第一控制端、第二控制端、第一輸出端、第二輸出端和地端；

所述第一PMOS管(P1)的柵極接時鐘信號（CLK），第二PMOS 管 (P2)的柵極接與非門的輸出端(CLKC)，第三PMOS 管(P3)的柵極接第一輸入信號(VIP)，第四PMOS管(P4)的柵極接第二輸入信號(VIN)；

所述第一PMOS管(P1)的源極接電源（Vdd），第二PMOS管(P2)的源極與第一PMOS管(P1)的漏極相連，所述第三PMOS管(P3)的源極、第四PMOS管(P4)的源極分別與第二PMOS管(P2) 的漏極連接；

所述第三PMOS管(P3)的漏極分別與第一反相器(I1)的輸入端、鎖存器的第一輸出端連接；所述第四PMOS管(P4)的漏極分別與第二反相器(I2)的輸入端、鎖存器的第二輸出端連接；

所述第一反相器(I1)的輸出端(OUTP)和與非門(NAND)的其中一個輸入端連接，第二反相器(I2)的輸出端(OUTN)和與非門(NAND)的另一個輸入端連接；

所述第一PMOS管（P1）的襯底即體極、第二PMOS管（P2）的體極、第三PMOS管（P3）的體極、第四PMOS管（P4）的體極均接地；所述第一反相器(I1)、第二反相器(I2)及與非門（NAND）中的所有PMOS管的體極均接地，所有NMOS管的體極一律接電源（Vdd）。

所述的一種應用在低電壓環(huán)境中的高速動態(tài)鎖存比較器，其特征在于：所述鎖存器包括第一NMOS管(P5)、第二NMOS管(P6)、第三NMOS管(P7)、第四NMOS管(P8)；

所述第一NMOS管(P5)的柵極作為第一控制端接時鐘信號（CLK），第二NMOS管(P6)的柵極作為鎖存器的第二輸出端，第三NMOS管(P7)的柵極作為鎖存器的第一輸出端，第四NMOS管(P8)的柵極作為第二控制端接時鐘信號（CLK）；

所述第一NMOS管(P5)的源極、第二NMOS管(P6)的源極、第三NMOS管(P7)的源極、第四NMOS管(P8)的源極共接后作為接地端接地；

所述第一NMOS管(P5)的漏極、第二NMOS管(P6)的漏極分別與第一反相器(I1)的輸入端、鎖存器的第一輸出端連接；所述第三NMOS管(P7)的漏極、第四NMOS管(P8)的漏極分別與第二反相器(I2)的輸入端、鎖存器的第二輸出端連接；

所述第三PMOS管(P3)的漏極分別與第一NMOS管(P5)的漏極、第二NMOS管(P6)的漏極、第三NMOS管(P7)的柵極相連，所述第四PMOS管(P4)的漏極分別與第三NMOS管(P7)的漏極、第四NMOS管(P8)的漏極、第二NMOS管(P6)的柵極相連；

所述第一NMOS管（P5）的襯底即體極、第二NMOS管（P6）的體極、第三NMOS管（P7）的體極、第四NMOS管（P8）的體極均接電源（Vdd）。

本發(fā)明具有以下有益技術效果 ：

1.將比較器輸出信號OUTP和OUTN通過與非門NAND產生一個輸出信號CLKC，利用該輸出信號作為第二PMOS管的控制信號，解決了傳統(tǒng)結構中的靜態(tài)功耗問題。

2.相較于傳統(tǒng)結構，將所有的MOS管的襯底即體極全部反接，降低了閾值電壓，所需的柵電壓也隨之降低。

3.本發(fā)明電路結構簡單，和傳統(tǒng)結構相比，時序不復雜，沒有明顯增加面積，但能在低電壓環(huán)境下有效工作，提高速度，降低功耗。

附圖說明

圖1為傳統(tǒng)的高速動態(tài)鎖存比較器結構原理圖；

圖2為傳統(tǒng)結構+forward body bias方法的結構原理圖；

圖3為本發(fā)明所提供的傳統(tǒng)結構+forward body bias+與非門方法的結構原理圖。

圖4為兩種比較器在不同電源電壓下的比較時間仿真對比；

圖5為本發(fā)明比較器的比較時間在不同共模電壓下隨輸入差分信號 ΔVin 變化而變化的對比曲線。

具體實施方式

圖1示出了一種傳統(tǒng)的高速動態(tài)鎖存比較器結構原理圖(簡稱結構[1])，當時鐘控制信號CLK為高電平時，NMOS管P5/P8處于導通狀態(tài)，PMOS管P1處于關斷狀態(tài)，通過反相器I1/I2，比較器輸出信號OUTP和OUTN為高電平，比較器處于復位狀態(tài)；當CLK變?yōu)榈碗娖胶?，PMOS管P1導通,NMOS管P5/P8關斷，由NMOS管P6/P7構成的鎖存器迅速將Dip和Din的電壓差放大，并進入鎖存狀態(tài)；但需要注意的是，比較完成后，由于PMOS管P1、P2依然導通，仍然有靜態(tài)電流，存在著靜態(tài)功耗；其中襯底為傳統(tǒng)的reverse body bias方法，即PMOS管的體極連接VDD，NMOS管體極接地。

圖2示出了傳統(tǒng)結構+forward body bias方法的結構原理圖（簡稱結構[2]），比較器工作原理與結構[1]相同，只不過采用了forward body bias的方法，將CMOS的襯底當作另一個柵極，給襯底提供一個與傳統(tǒng)結構相反的襯底偏置電壓，將PMOS的襯底改接地，而NMOS的襯底改接電源。耗盡層變窄，降低了閾值電壓，所需的柵電壓也隨之降低，從而達到低電壓的目的。本發(fā)明提出的結構更具有在低電源電壓場合應用的優(yōu)勢。

本發(fā)明提出的應用在低電壓環(huán)境中的高速動態(tài)鎖存比較器結構原理圖如圖3所示 (簡稱結構[3])，

該應用在低電壓環(huán)境中的高速動態(tài)鎖存比較器，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第一反相器I1、第二反相器I2、與非門NAND和鎖存器；鎖存器包括第一控制端、第二控制端、第一輸出端、第二輸出端和地端；第一PMOS管P1的柵極接時鐘信號CLK，第二PMOS管P2的柵極接與非門的輸出端CLKC，第三PMOS管P3的柵極接第一輸入信號VIP，第四PMOS管P4的柵極接第二輸入信號VIN；第一PMOS管P1的源極接電源，第二PMOS管P2的源極與第一PMOS管P1的漏極相連，第三PMOS管P3的源極、第四PMOS管P4的源極分別與第二PMOS管P2的漏極連接；所述第一PMOS管P1的漏極接第二PMOS管P2的源極，第二PMOS管P2的漏極分別與第三NMOS管P3的源極、第四NMOS管P4的源極連接，第三PMOS管P3的漏極分別與第一反相器I1的輸入端、鎖存器的第一輸出端連接；第四PMOS管P4的漏極分別與第二反相器I2的輸入端、鎖存器的第二輸出端連接；第一反相器I1的輸出端OUTP與與非門NAND的其中一個輸入端連接，第二反相器I2的輸出端OUTN與與非門NAND的另一個輸入端連接，與非門的輸出CLKC與第二PMOS管P2的柵極連接；第一PMOS管P1的襯底即體極、第二PMOS管P2的體極、第三PMOS管P3的體極、第四PMOS管P4的體極均接地；第一反相器I1、第二反相器I2及與非門NAND中的所有PMOS管的體極均接地，所有NMOS管的體極一律接電源Vdd。

鎖存器包括第一NMOS管P5、第二NMOS管P6、第三NMOS管P7、第四NMOS管P8；第一NMOS管P5的柵極作為第一控制端接時鐘信號CLK，第二NMOS管P6的柵極作為鎖存器的第二輸出端，第三NMOS管P7的柵極作為鎖存器的第一輸出端，第四NMOS管P8的柵極作為第二控制端接時鐘信號CLK；第一NMOS管P5的源極、第二NMOS管P6的源極、第三NMOS管P7的源極、第四NMOS管P8的源極均接地；第一NMOS管P5的漏極、第二NMOS管P6的漏極分別與第一反相器I1的輸入端、鎖存器的第一輸出端連接；第三NMOS管P7的漏極、第四NMOS管P8的漏極分別與第二反相器I2的輸入端、鎖存器的第二輸出端連接；第三PMOS管P3的漏極分別與第一NMOS管P5的漏極、第二NMOS管P6的漏極、第三NMOS管P7的柵極相連，第四PMOS管P4的漏極分別與第三NMOS管P7的漏極、第四NMOS管P8的漏極、第二NMOS管P6的柵極相連；第一NMOS管P5的體極、第二NMOS管P6的體極、第三NMOS管P7的體極、第四NMOS管P8的體極均是接電源；

在本實施例中，第一NMOS管和第四NMOS管為下拉NMOS管，第一PMOS管和第二PMOS管為上拉PMOS管。

在本實施例中，鎖存器的第一輸出信號經過第一反相器I1產生輸出信號OUTP，鎖存器的第二輸出信號經過第二反相器I2產生輸出信號和OUTN，OUTP和OUTN通過與非門NAND產生輸出信號CLKC，信號CLKC作為第二PMOS管的柵極輸入信號，控制著第二PMOS管P2的導通與關斷。

圖3所示比較器有兩個工作狀態(tài)，一個是復位狀態(tài)，一個是鎖存狀態(tài)。當比較器處于復位狀態(tài)時，時鐘控制信號CLK為高電平，PMOS管P1關斷，NMOS管P5、P8導通，將第三PMOS管P3產生的信號Dip和第四PMOS管P4產生的信號Din下拉到低電平0，通過反相器I1、I2，比較器輸出信號OUTP和OUTN為高電平VDD，OUTP和OUTN經過與非門NAND的輸出信號CLKC為低電平，P2導通；當時鐘控制信號CLK變?yōu)榈碗娖剑i存器將進入再生模式，此時，P1導通，P2仍然保持導通，NMOS管P5、P8關斷，輸出端電壓由VDD開始逐漸下降，由于輸入端差分電壓，兩條支路電流存在差異，從而導致輸出端電壓下降速度不同。在輸出端電壓下降到VDD-Vthn之前，NMOS管P6/P7截止，正反饋過程還未建立；當NMOS管P6/P7導通后，正反饋建立，輸出差分電壓從初始差分電壓值V0開始按指數(shù)函數(shù)關系迅速增大；當輸出差分電壓增大到一定程度時，一側支路的鎖存NMOS管會截止，正反饋過程結束，支路對應的輸出端電壓通過支路MOS管充/放電到電平VDD/GND。此時比較器比較完成后的輸出信號OUTP和OUTN一個為高電平，另一個為低電平，他們通過與非門NAND后的輸出電壓CLKC為高電平，PMOS管P2關斷，從而解決了靜態(tài)功耗的問題。

為了進一步驗證本發(fā)明的上述優(yōu)點，在SMIC 0.18um 1P6M CMOS工藝下，

時鐘頻率為0.3MHz，輸入差分電壓 ΔVin 為 1mV，Vcm=0.1V,當 |Dip-Din| ＝0.5VDD 時，認為比較器完成比較。使用Cadence仿真工具對電路進行仿真，用excel進行數(shù)據分析，得出比較時間隨電源電壓VDD變化而變化的對比曲線,如圖4所示，本發(fā)明的比較器能量利用效率明顯提高。

時鐘頻率為7MHz，電源電壓為 0.5 V，當 |Dp-Dn| ＝ 0.25V 時，認為比較器完成比較。圖3所示比較器的比較時間在不同共模電壓下隨輸入差分信號 ΔVin 變化而變化的對比曲線如圖 5所示。

以上公開的本發(fā)明優(yōu)選實施例只是用于幫助闡述本發(fā)明。優(yōu)選實施例并沒有詳盡敘述所有的細節(jié)，也不限制該發(fā)明僅為所述的具體實施方式。顯然，根據本說明書的內容，可作很多的修改和變化。本說明書選取并具體描述這些實施例，是為了更好地解釋本發(fā)明的原理和實際應用，從而使所屬技術領域技術人員能很好地理解和利用本發(fā)明。本發(fā)明僅受其權利要求書及其全部范圍和等效物的限制。