本發(fā)明屬于模擬集成電路技術(shù)領(lǐng)域，具體涉及一種用于采樣保持電路的柵壓自舉開(kāi)關(guān)電路。

背景技術(shù)：

采樣保持電路(SHA)是模數(shù)轉(zhuǎn)換器(ADC)的核心單元，直接決定整個(gè)ADC的性能。而采樣開(kāi)關(guān)又是采樣保持電路中至關(guān)重要的部分，不管是對(duì)傳統(tǒng)的閉環(huán)型SHA還是適用于低功耗的SHA-less結(jié)構(gòu)而言，它都在很大程度上影響了采樣保持電路的精度和線性度。

一般來(lái)說(shuō)，高性能的采樣開(kāi)關(guān)為了降低由于MOS開(kāi)關(guān)導(dǎo)通非線性而引起的采樣信號(hào)失真同時(shí)提高精度，需要采用自舉開(kāi)關(guān)技術(shù)，如圖1所示為一種現(xiàn)有的柵壓自舉開(kāi)關(guān)電路。圖中，MN0實(shí)現(xiàn)開(kāi)關(guān)功能，其余部分為柵壓自舉電路，在兩相非交疊時(shí)鐘(正向時(shí)鐘信號(hào)PHN和反向時(shí)鐘信號(hào)PHP)的控制下該電路有兩個(gè)工作狀態(tài)：

(1)當(dāng)PHN為低電平，PHP為高電平時(shí)，電路處于預(yù)充/放電狀態(tài)。此時(shí)，MN1和MN6斷開(kāi)，MN5導(dǎo)通，MP2由于柵極電壓被拉升到高電平而斷開(kāi)。同時(shí)，MN2、MN3和MN4導(dǎo)通，MP1由于柵極電壓被拉低到低電平而導(dǎo)通。該狀態(tài)下采樣電容C1兩端的電壓為V_DD，采樣開(kāi)關(guān)管MN0柵極電壓接地，因此開(kāi)關(guān)關(guān)斷。

(2)當(dāng)PHN為高電平，PHP為低電平時(shí)，電路進(jìn)入柵壓自舉工作狀態(tài)。MN2、MN3、MN4和MN5關(guān)斷，MN1和MN6導(dǎo)通，MP2由于柵極電壓被拉低到低電平而導(dǎo)通，MP1由于柵極電壓被拉升到高電平而關(guān)斷，這時(shí)電容C1上極板和下極板的電壓分別為V_in和V_DD+V_in，所以采樣開(kāi)關(guān)管MN0的柵源電壓被固定在V_DD。

在開(kāi)關(guān)閉合階段階段，柵壓自舉開(kāi)關(guān)的導(dǎo)通電阻表達(dá)式為：

其中，μ是電子遷移率，C_ox是柵氧化層電容，W/L是MOS管寬長(zhǎng)比，V_TH是閾值電壓，V_SB是源襯電勢(shì)差。

式(1)表明柵壓自舉技術(shù)實(shí)現(xiàn)了柵源電壓V_GS基本不受輸入信號(hào)V_in變化的影響，改善了非線性失真，然而V_TH中源襯電勢(shì)差V_SB由于輸入電壓V_in變化引起的非線性問(wèn)題并沒(méi)有得到有效消除，并且隨著現(xiàn)代工藝中電源電壓V_DD的不斷降低，V_SB帶來(lái)的非線性失真會(huì)越來(lái)嚴(yán)重。因此，設(shè)計(jì)一種適用于低電源電壓、具有更低開(kāi)關(guān)導(dǎo)通電阻和更低非線性失真，同時(shí)擁有快速的響應(yīng)速度的自舉開(kāi)關(guān)很有必要。

技術(shù)實(shí)現(xiàn)要素：

為了解決上述應(yīng)用于高速、高精度電路中現(xiàn)有柵壓自舉開(kāi)關(guān)電路的不足，本發(fā)明提供了一種新型柵壓自舉柵源跟隨采樣開(kāi)關(guān)，進(jìn)一步增大采樣自舉電壓，不僅減小了采樣開(kāi)關(guān)的導(dǎo)通電阻，加快了響應(yīng)速度，而且更是降低了閾值電壓V_TH中由于V_in所帶來(lái)的非線性失真，提高了開(kāi)關(guān)的線性度和采樣精度。本發(fā)明的目的是提供一種新型的柵壓自舉開(kāi)關(guān)電路，適用于低電源電壓、高精度、高速采樣的應(yīng)用。

本發(fā)明采用的技術(shù)方案是：一種用于采樣保持電路的柵壓自舉開(kāi)關(guān)電路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、采樣開(kāi)關(guān)管MN0、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一電容C1、第二電容C2和第三電容C3；其中，第五PMOS管MP5的源極接電源，其柵極接正向時(shí)鐘信號(hào)；第三PMOS管MP3的源極接第五PMOS管MP5的漏接，第三PMOS管MP3的柵極接正向時(shí)鐘信號(hào)；第六PMOS管MP6的源極接電源，其柵極接正向時(shí)鐘信號(hào)；第四PMOS管MP4的源極接第六PMOS管MP6的漏極，第四PMOS管MP4的柵極接反向時(shí)鐘信號(hào)，第四PMOS管MP4的漏極通過(guò)第二電容C2后接第五PMOS管MP5的漏極；第七NMOS管MN7的漏極接第四PMOS管MP4的漏極，第七NMOS管MN7的源極接地；第四PMOS管MP4的源極通過(guò)第三電容C3后接地；第二NMOS管MN2的柵極接正向時(shí)鐘信號(hào)，其源極接地；第一NMOS管MN1的漏極接第二NMOS管MN2的漏極，第一NMOS管MN1的柵極接反向時(shí)鐘信號(hào)，第一NMOS管MN1的源極接外部信號(hào)輸入端；第一PMOS管MP1的源極接第三PMOS管MP3的漏極，第一PMOS管MP1的柵極接第二PMOS管MP2的漏極，第一PMOS管MP1的漏極通過(guò)第一電容C1后接第二NMOS管MN2的漏極；第五NMOS管MN5的漏接接第三PMOS管MP3的漏極，第五NMOS管MN5的柵極接正向時(shí)鐘信號(hào)；第六NMOS管MN6的漏接接第五NMOS管MN5的源極，第六NMOS管MN6的柵極接反向時(shí)鐘信號(hào)，第六NMOS管MN6的源極接地；第二PMOS管MP2的源極接第一PMOS管MP1的漏極，第二PMOS管MP2的柵極接第五NMOS管MN5的源極；采樣開(kāi)關(guān)管MN0的柵極接第二PMOS管MP2的漏極，采樣開(kāi)關(guān)管MN0的源極接外部信號(hào)輸入端，采樣開(kāi)關(guān)管MN0的漏極為信號(hào)輸出端；第三NMOS管MN3的漏極接第二PMOS管MP2的漏接，第三NMOS管MN3的柵極接電源；第四NMOS管MN4的漏接接第三NMOS管MN3的源極，第四NMOS管MN4的柵極接正向時(shí)鐘信號(hào)，第四NMOS管MN4的源極接地。

本發(fā)明結(jié)構(gòu)在圖1所述傳統(tǒng)柵壓自舉電路的基礎(chǔ)上添加了自舉電壓增大電路，包括：采樣電容C2、C3、MN7、MP3、MP4、MP5和MP6。其中，MP5源端接電源電壓V_DD、柵極接時(shí)鐘控制信號(hào)PHP，漏端與采樣電容C2的下極板及MP3的源端相連接，MP6源端接電源電壓V_DD、柵極接時(shí)鐘控制信號(hào)PHP，漏端與采樣電容C3的下極板及MP4的源端相連接，采樣電容C2上極板與MP4漏端和MN7漏端相連接，MP4和MN7的柵極接時(shí)鐘信號(hào)PHN，MN7源端接采樣電容C3上極板并接地V_SS。MP3柵極接時(shí)鐘控制信號(hào)PHN，漏端作為自舉電壓V_B輸出端接至柵壓自舉電路MP1的源端和MN5的漏端。

本發(fā)明的有益效果為：

(1)大幅減小了采樣開(kāi)關(guān)的導(dǎo)通電阻，從而提高了響應(yīng)速度。

(2)大幅降低了輸入電壓V_in對(duì)采樣開(kāi)關(guān)的非線性失真影響，進(jìn)而提高了采樣開(kāi)關(guān)的線性度和精度。

(3)尤其適用于低電源電壓的應(yīng)用場(chǎng)景，明顯提高了采樣開(kāi)關(guān)的線性度以及精度。

附圖說(shuō)明

圖1為傳統(tǒng)柵壓自舉電路原理圖；

圖2為本發(fā)明的新型柵壓自舉電路原理圖；

圖3為本發(fā)明的新型柵壓自舉電路工作原理圖；其中，(a)為當(dāng)PHN為低電平，PHP為高電平，(b)當(dāng)PHN為高電平，PHP低高電平；

圖4為傳統(tǒng)與本發(fā)明柵壓自舉電路的柵極電壓V_G的時(shí)域波形對(duì)比示意圖；其中，(a)為傳統(tǒng)電路，(b)為本發(fā)明的電路；

圖5為傳統(tǒng)柵壓自舉開(kāi)關(guān)的動(dòng)態(tài)性能仿真結(jié)果示意圖；

圖6為本發(fā)明的新型柵壓自舉開(kāi)關(guān)電路的動(dòng)態(tài)性能仿真結(jié)果示意圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)的描述：

如圖2所示，本發(fā)明的一種用于采樣保持電路的柵壓自舉開(kāi)關(guān)電路，包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、采樣開(kāi)關(guān)管MN0、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一電容C1、第二電容C2和第三電容C3；其中，第五PMOS管MP5的源極接電源，其柵極接正向時(shí)鐘信號(hào)；第三PMOS管MP3的源極接第五PMOS管MP5的漏接，第三PMOS管MP3的柵極接正向時(shí)鐘信號(hào)；第六PMOS管MP6的源極接電源，其柵極接正向時(shí)鐘信號(hào)；第四PMOS管MP4的源極接第六PMOS管MP6的漏極，第四PMOS管MP4的柵極接反向時(shí)鐘信號(hào)，第四PMOS管MP4的漏極通過(guò)第二電容C2后接第五PMOS管MP5的漏極；第七NMOS管MN7的漏極接第四PMOS管MP4的漏極，第七NMOS管MN7的源極接地；第四PMOS管MP4的源極通過(guò)第三電容C3后接地；第二NMOS管MN2的柵極接正向時(shí)鐘信號(hào)，其源極接地；第一NMOS管MN1的漏極接第二NMOS管MN2的漏極，第一NMOS管MN1的柵極接反向時(shí)鐘信號(hào)，第一NMOS管MN1的源極接外部信號(hào)輸入端；第一PMOS管MP1的源極接第三PMOS管MP3的漏極，第一PMOS管MP1的柵極接第二PMOS管MP2的漏極，第一PMOS管MP1的漏極通過(guò)第一電容C1后接第二NMOS管MN2的漏極；第五NMOS管MN5的漏接接第三PMOS管MP3的漏極，第五NMOS管MN5的柵極接正向時(shí)鐘信號(hào)；第六NMOS管MN6的漏接接第五NMOS管MN5的源極，第六NMOS管MN6的柵極接反向時(shí)鐘信號(hào)，第六NMOS管MN6的源極接地；第二PMOS管MP2的源極接第一PMOS管MP1的漏極，第二PMOS管MP2的柵極接第五NMOS管MN5的源極；采樣開(kāi)關(guān)管MN0的柵極接第二PMOS管MP2的漏極，采樣開(kāi)關(guān)管MN0的源極接外部信號(hào)輸入端，采樣開(kāi)關(guān)管MN0的漏極為信號(hào)輸出端；第三NMOS管MN3的漏極接第二PMOS管MP2的漏接，第三NMOS管MN3的柵極接電源；第四NMOS管MN4的漏接接第三NMOS管MN3的源極，第四NMOS管MN4的柵極接正向時(shí)鐘信號(hào)，第四NMOS管MN4的源極接地

本發(fā)明的工作原理如下：

(1)當(dāng)PHN為高電平，PHP為低電平時(shí)，圖2中(a)部分電路處于預(yù)充/放電狀態(tài)。此時(shí)，MP5、MP6和MN7導(dǎo)通，MP3和MP4關(guān)斷，因此電源電壓同時(shí)對(duì)電容C2和C3進(jìn)行預(yù)充電到V_DD，其中下極板電壓為V_DD，而上極板電壓為V_SS。圖2中(b)部分則進(jìn)入柵壓自舉工作狀態(tài)，MN2、MN3、MN4、MN5和MP1關(guān)斷，MN1、MN6和MP2導(dǎo)通；采樣開(kāi)關(guān)管MN0導(dǎo)通，采樣輸入信號(hào)，電容C1上極板和下極板的電壓分別為V_in和V_S,P1+V_in。整個(gè)電路的工作狀態(tài)示意圖如圖3(b)所示。

(2)當(dāng)PHN為低電平，PHP為高電平時(shí)，圖2中(a)部分電路進(jìn)入柵壓自舉工作狀態(tài)。MP5、MP6和MN7關(guān)斷，MP3和MP4導(dǎo)通。這樣對(duì)于C2而言，由于電荷守恒原理，C2的下極板電壓V_B被抬升到了2V_DD，并且與MP1的源端相連(V_S,P1＝2V_DD)。圖2中(b)部分電路則處于預(yù)充/放電狀態(tài)，MN1、MN6和MP2斷開(kāi)，MN2、MN3、MN4、MN5和MP1導(dǎo)通，采樣開(kāi)關(guān)管MN0關(guān)斷，此時(shí)電容C1上極板接地V_SS，下極板與V_B相連，因此C1上的電壓為2V_DD，而非傳統(tǒng)的V_DD。整個(gè)電路的工作狀態(tài)示意圖如圖3(a)所示。

(3)當(dāng)PHN再次為高電平，PHP再次為低電平時(shí)，采樣開(kāi)關(guān)管MN0導(dǎo)通，進(jìn)入柵壓自舉工作狀態(tài)，開(kāi)始接收輸入信號(hào)，這樣C1兩端電壓分別為V_in和2V_DD+V_in，所以MN0的柵源電壓被固定在2V_DD，而非傳統(tǒng)結(jié)構(gòu)的V_DD，提高了一倍。

對(duì)圖2所示的新型柵壓自舉開(kāi)關(guān)電路和圖1所示的傳統(tǒng)柵壓自舉開(kāi)關(guān)電路進(jìn)行仿真，同時(shí)保證仿真條件、輸入信號(hào)以及采樣時(shí)鐘信號(hào)保持不變。其中，電源電壓V_DD為1.2V、采樣時(shí)鐘頻率為200MHz。

對(duì)電路進(jìn)行瞬態(tài)仿真得到圖4所示的傳統(tǒng)(a)柵壓自舉電路與新型(b)柵壓自舉電路應(yīng)用下的開(kāi)關(guān)MN0柵極電壓V_G的輸出電壓時(shí)域波形圖，通過(guò)時(shí)域波形圖對(duì)比可知，新型柵壓自舉開(kāi)關(guān)電路的柵極電壓V_G確實(shí)比傳統(tǒng)結(jié)構(gòu)的V_G要高。理想情況下，根據(jù)電荷守恒定理：

Q_Φ2＝C₂·(V_DD-0)+C₃·(V_DD-0) (2)

Q_Φ1＝C_Φ12·(V_S,P1-0)＝Q (3)

V_S,P1＝2V_DD (4)

其中，Q_Φ2表示當(dāng)PHP為低電平時(shí)存貯在電容C2、C3里的總電荷量，Q_Φ1表示當(dāng)PHP為高電平時(shí)存貯在電容C1里的電荷量，因此V_G＝2V_DD+V_in。然而，由于存在電荷泄漏以及電容失配等問(wèn)題，仿真得到的開(kāi)關(guān)MN0柵極電壓V_G約為1.5V_DD+V_in。此外，當(dāng)輸入電壓V_in較小時(shí)，因輸入電壓V_in在柵極電壓V_G中所占比重過(guò)小，電荷分配受到影響而導(dǎo)致柵極電壓V_G跟隨輸入電壓V_in變化緩慢。這些問(wèn)題，有待進(jìn)一步優(yōu)化。

再對(duì)柵壓自舉開(kāi)關(guān)導(dǎo)通電阻R_on作分析，得到傳統(tǒng)柵壓自舉開(kāi)關(guān)電路和新型柵壓自舉開(kāi)關(guān)電路電阻值表，如表1所示：

表1為傳統(tǒng)柵壓自舉電路與新型柵壓自舉電路導(dǎo)通電阻值R_on對(duì)比表

傳統(tǒng)柵壓自舉開(kāi)關(guān)的導(dǎo)通電阻R_on最大值為45Ω，最小值為25Ω，平均值約為35Ω；而新型柵壓自舉開(kāi)關(guān)導(dǎo)通電阻R_on最大值為25Ω，最小值為20Ω，平均值約為22Ω，通過(guò)仿真結(jié)果對(duì)比發(fā)現(xiàn)，新型柵壓自舉開(kāi)關(guān)的導(dǎo)通電阻阻值更加穩(wěn)定，且電阻值明顯減少，比傳統(tǒng)結(jié)構(gòu)減少了37％，因此提高了開(kāi)關(guān)響應(yīng)速度。

最后分析傳統(tǒng)柵壓自舉開(kāi)關(guān)電路和新型柵壓自舉開(kāi)關(guān)電路的動(dòng)態(tài)性能，分別對(duì)采樣保持電路的輸出結(jié)果作快速傅里葉變換(FFT)頻譜分析，得到輸出頻譜如圖5和圖6。新型柵壓自舉開(kāi)關(guān)電路的SFDR(無(wú)雜散動(dòng)態(tài)范圍)為78.66dB，比傳統(tǒng)柵壓自舉開(kāi)關(guān)的70.79dB高了約8dB，說(shuō)明新型柵壓自舉開(kāi)關(guān)比傳統(tǒng)的柵壓自舉開(kāi)關(guān)具有更好的線性度；新型柵壓自舉開(kāi)關(guān)電路的SINAD(信號(hào)對(duì)噪聲和諧波比值)為76.75dB，相對(duì)應(yīng)的ENOB(有效精度)為12.46-bit，比傳統(tǒng)結(jié)構(gòu)的11.28-bit的有效精度提高了約1.2-bit，明顯提高了采樣開(kāi)關(guān)的精度。

通過(guò)全方位的對(duì)比新型柵壓自舉開(kāi)關(guān)與傳統(tǒng)柵壓自舉開(kāi)關(guān)電路，我們可以得出結(jié)論，新型柵壓自舉柵源跟隨采樣開(kāi)關(guān)確實(shí)進(jìn)一步增大了自舉電壓，不僅減小了采樣開(kāi)關(guān)的導(dǎo)通電阻，加快了響應(yīng)速度，而且更是由V_in所引起的非線性失真，提高了開(kāi)關(guān)的線性度和采樣精度，因此非常適用于低電源電壓、高精度、高速采樣的應(yīng)用場(chǎng)景。