本發(fā)明涉及一種可重構(gòu)半導(dǎo)體裝置。
背景技術(shù)：
：：近年來，通過基于半導(dǎo)體制造工藝的微細(xì)化所實(shí)現(xiàn)的高集成化，在一個(gè)lsi(largescaleintegration，大規(guī)模集成電路)上集成系統(tǒng)的大部分而成的soc(system-on-a-chip，系統(tǒng)芯片)逐漸變得普遍。將soc與在基板安裝多個(gè)單功能lsi的情況進(jìn)行比較的話，產(chǎn)生較多優(yōu)點(diǎn)，如印刷基板上的占有面積的削減、高速化、低耗電、成本降低等。例如，提出有具備硬件宏塊、電力控制部以及多閾值cmos(complementarymetaloxidesemiconductor，互補(bǔ)金屬氧化物半導(dǎo)體)邏輯電路的片上系統(tǒng)(專利文獻(xiàn)1)。該片上系統(tǒng)能夠通過對(duì)硬件宏塊進(jìn)行斷電，而減少片上系統(tǒng)整體的漏電流。
背景技術(shù)：
：文獻(xiàn)專利文獻(xiàn)專利文獻(xiàn)1：日本專利特開2013-219699號(hào)公報(bào)技術(shù)實(shí)現(xiàn)要素：[發(fā)明要解決的問題]近年來，fpga(field-programmablegatearray，現(xiàn)場(chǎng)可編程門陣列)等可重構(gòu)設(shè)備的微細(xì)化不斷進(jìn)展。由于模擬電路需要比半導(dǎo)體裝置高的動(dòng)作電壓及電流，難以進(jìn)行微細(xì)化，因此尤其在微細(xì)化得以進(jìn)展的fpga等中，無法將模擬電路搭載在同一芯片，必須在外部準(zhǔn)備模擬電路。另一方面，在如soc等將包含半導(dǎo)體裝置及模擬電路的系統(tǒng)單芯片化的情況下，當(dāng)需要模擬電路等的修正時(shí)，每次均需要電路設(shè)計(jì)。解決所述問題的方式是如以下項(xiàng)目組所示，能夠?qū)⒖芍貥?gòu)設(shè)備與模擬電路以單芯片形成，利用可重構(gòu)設(shè)備來控制模擬電路。[項(xiàng)目1]一種可重構(gòu)半導(dǎo)體裝置，具備：多個(gè)邏輯部，利用地址線或數(shù)據(jù)線相互連接；以及模擬部，具有多個(gè)輸入輸出部及輸出放大器；且所述各邏輯部具備：多條地址線；多條數(shù)據(jù)線；存儲(chǔ)單元組件；以及地址解碼器，將地址信號(hào)解碼，并將解碼信號(hào)輸出至所述存儲(chǔ)單元組件；所述多個(gè)邏輯部與所述模擬部安裝在同一芯片封裝內(nèi)。[項(xiàng)目2]根據(jù)項(xiàng)目1所述的半導(dǎo)體裝置，其還具備處理器，所述多個(gè)邏輯部、所述模擬部以及所述處理器經(jīng)由總線相互連接，所述多個(gè)邏輯部通過將構(gòu)成數(shù)據(jù)寫入至所述存儲(chǔ)單元組件而重構(gòu)邏輯電路，根據(jù)所述構(gòu)成數(shù)據(jù)來執(zhí)行所述處理器的一部分功能。[項(xiàng)目3]根據(jù)項(xiàng)目1或2所述的半導(dǎo)體裝置，其中所述處理器保存所述構(gòu)成數(shù)據(jù)，并且將所述保存的構(gòu)成數(shù)據(jù)輸出至所述多個(gè)邏輯部，而重構(gòu)所述多個(gè)邏輯部。[項(xiàng)目4]根據(jù)項(xiàng)目1至3中任一項(xiàng)所述的可重構(gòu)半導(dǎo)體裝置，其中所述存儲(chǔ)單元組件作為由真值表數(shù)據(jù)所構(gòu)成的配線元件及/或邏輯元件，進(jìn)行所述模擬部的控制或設(shè)定。[項(xiàng)目5]根據(jù)項(xiàng)目1至4中任一項(xiàng)所述的可重構(gòu)半導(dǎo)體裝置，其中所述模擬部具有數(shù)字輸入輸出、電平移位器電路以及放大器，所述模擬線與電平移位器電路的輸出連接，所述數(shù)據(jù)線與所述放大器輸入連接。[項(xiàng)目6]根據(jù)項(xiàng)目1至5中任一項(xiàng)所述的可重構(gòu)半導(dǎo)體裝置，其中所述存儲(chǔ)單元組件作為多查找表而動(dòng)作。[項(xiàng)目7]根據(jù)項(xiàng)目2至6中任一項(xiàng)所述的可重構(gòu)半導(dǎo)體裝置，其中所述模擬部具有第1數(shù)字輸入、第2數(shù)字輸入、第1放大器以及第2放大器，所述真值表數(shù)據(jù)將任一所述數(shù)字輸入與任一所述放大器連接。[項(xiàng)目8]根據(jù)項(xiàng)目1至7中任一項(xiàng)所述的可重構(gòu)半導(dǎo)體裝置，其中所述各邏輯部具備：多條地址線；多條數(shù)據(jù)線；時(shí)鐘信號(hào)線，接收系統(tǒng)時(shí)鐘信號(hào)；第1及第2存儲(chǔ)單元組件，與時(shí)鐘信號(hào)同步地動(dòng)作；第1地址解碼器，將地址信號(hào)解碼，并將解碼信號(hào)輸出至所述第1存儲(chǔ)單元組件；第2地址解碼器，將地址信號(hào)解碼，并將解碼信號(hào)輸出至所述第2存儲(chǔ)單元組件；以及地址轉(zhuǎn)換檢測(cè)部，當(dāng)檢測(cè)出從所述多條地址線輸入的地址信號(hào)的轉(zhuǎn)換時(shí)，產(chǎn)生內(nèi)部時(shí)鐘信號(hào)，并將所述內(nèi)部時(shí)鐘信號(hào)輸出至所述第1存儲(chǔ)單元組件；且所述第1存儲(chǔ)單元組件與所述內(nèi)部時(shí)鐘信號(hào)同步地動(dòng)作，所述第2存儲(chǔ)單元組件與所述系統(tǒng)時(shí)鐘信號(hào)同步地動(dòng)作。[項(xiàng)目9]根據(jù)項(xiàng)目1至8中任一項(xiàng)所述的可重構(gòu)半導(dǎo)體裝置，其構(gòu)成為：連接于所述第1存儲(chǔ)單元組件的數(shù)據(jù)線與連接于所述第2存儲(chǔ)單元組件的數(shù)據(jù)線相互連接，并輸出邏輯和，以及，在未使用任一存儲(chǔ)單元組件的情況下，對(duì)該未使用的存儲(chǔ)單元組件全部寫入0。[項(xiàng)目10]根據(jù)項(xiàng)目8或9所述的可重構(gòu)半導(dǎo)體裝置，其還具備：第3及第4存儲(chǔ)單元組件，與時(shí)鐘信號(hào)同步地動(dòng)作；第3地址解碼器，將地址信號(hào)解碼，且將解碼信號(hào)輸出至所述第3存儲(chǔ)單元組件；以及第4地址解碼器，將地址信號(hào)解碼，并將解碼信號(hào)輸出至所述第4存儲(chǔ)單元組件；且構(gòu)成為：所述第3存儲(chǔ)單元組件與所述內(nèi)部時(shí)鐘信號(hào)同步地動(dòng)作，所述第4存儲(chǔ)單元組件與所述系統(tǒng)時(shí)鐘信號(hào)同步地動(dòng)作，且，所述第1及第2地址解碼器將從所述多條地址線的一部分輸入的地址解碼，所述第3及第4地址解碼器將從所述多條地址線的另一部分輸入的地址解碼。[項(xiàng)目11]根據(jù)項(xiàng)目10所述的可重構(gòu)半導(dǎo)體裝置，其存儲(chǔ)以不產(chǎn)生跨及所述第1及第3存儲(chǔ)單元組件的邏輯運(yùn)算作為禁止邏輯的方式而構(gòu)成的真值表數(shù)據(jù)。[項(xiàng)目12]一種可重構(gòu)半導(dǎo)體裝置的控制方法，所述半導(dǎo)體裝置具備：多個(gè)邏輯部，利用地址線或數(shù)據(jù)線相互連接；以及模擬部，具有多個(gè)輸入輸出部及輸出放大器；所述各邏輯部具備：多條地址線；多條數(shù)據(jù)線；存儲(chǔ)單元組件；以及地址解碼器，將地址信號(hào)解碼，并將解碼信號(hào)輸出至所述存儲(chǔ)單元組件；所述多個(gè)邏輯部與所述模擬部安裝在同一芯片封裝內(nèi)，所述模擬部具有第1數(shù)字輸入、第2數(shù)字輸入、第1放大器以及第2放大器，所述各邏輯部具備：多條地址線；多條數(shù)據(jù)線；時(shí)鐘信號(hào)線，接收系統(tǒng)時(shí)鐘信號(hào)；第1地址解碼器；以及第1存儲(chǔ)單元組件，具有多個(gè)存儲(chǔ)單元，且與時(shí)鐘信號(hào)同步地動(dòng)作；所述第1地址解碼器將所述地址信號(hào)解碼，并將解碼信號(hào)輸出至所述第1存儲(chǔ)單元組件，保存在所述第1存儲(chǔ)單元組件的真值表數(shù)據(jù)將任一所述數(shù)字輸入與任一所述放大器連接。[項(xiàng)目13]根據(jù)項(xiàng)目12所述的可重構(gòu)半導(dǎo)體裝置的控制方法，其中所述邏輯部具備：第2地址解碼器；第2存儲(chǔ)單元組件，具有多個(gè)存儲(chǔ)單元，且與時(shí)鐘信號(hào)同步地動(dòng)作；以及地址轉(zhuǎn)換檢測(cè)部，當(dāng)檢測(cè)出從所述多條地址線輸入的地址信號(hào)的轉(zhuǎn)換時(shí)，產(chǎn)生內(nèi)部時(shí)鐘信號(hào)，并將所述內(nèi)部時(shí)鐘信號(hào)輸出至所述第1存儲(chǔ)單元組件；所述第2地址解碼器將所述地址信號(hào)解碼，并將解碼信號(hào)輸出至所述第2存儲(chǔ)單元組件，所述第1存儲(chǔ)單元組件與所述內(nèi)部時(shí)鐘信號(hào)同步地動(dòng)作，所述第2存儲(chǔ)單元組件與所述系統(tǒng)時(shí)鐘信號(hào)同步地動(dòng)作。[項(xiàng)目14]根據(jù)項(xiàng)目13所述的可重構(gòu)半導(dǎo)體裝置的控制方法，其中該可重構(gòu)半導(dǎo)體裝置還具備：第3及第4存儲(chǔ)單元組件，與時(shí)鐘信號(hào)同步地動(dòng)作；第3地址解碼器，將地址信號(hào)解碼，并將解碼信號(hào)輸出至所述第3存儲(chǔ)單元組件；以及第4地址解碼器，將地址信號(hào)解碼，并將解碼信號(hào)輸出至所述第4存儲(chǔ)單元組件；且所述第3存儲(chǔ)單元組件與所述內(nèi)部時(shí)鐘信號(hào)同步地動(dòng)作，所述第4存儲(chǔ)單元組件與所述系統(tǒng)時(shí)鐘信號(hào)同步地動(dòng)作，且，所述第1及第2地址解碼器將從所述多條地址線的一部分輸入的地址解碼，所述第3及第4地址解碼器將從所述多條地址線的另一部分輸入的地址解碼。[項(xiàng)目15]根據(jù)項(xiàng)目12至14中任一項(xiàng)所述的可重構(gòu)半導(dǎo)體裝置，其中所述存儲(chǔ)單元組件存儲(chǔ)構(gòu)成配線元件及/或邏輯元件的真值表數(shù)據(jù)，作為多查找表而動(dòng)作。[項(xiàng)目16]一種程序，用來控制可重構(gòu)半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體裝置具備：多個(gè)邏輯部，利用地址線或數(shù)據(jù)線相互連接；以及模擬部，具有多個(gè)輸入輸出部及輸出放大器；所述各邏輯部具備：多條地址線；多條數(shù)據(jù)線；存儲(chǔ)單元組件；以及地址解碼器，將地址信號(hào)解碼，并將解碼信號(hào)輸出至所述存儲(chǔ)單元組件；所述多個(gè)邏輯部與所述模擬部安裝在同一芯片封裝內(nèi)，所述模擬部具有第1數(shù)字輸入、第2數(shù)字輸入、第1放大器以及第2放大器，所述各邏輯部具備：多條地址線；多條數(shù)據(jù)線；時(shí)鐘信號(hào)線，接收系統(tǒng)時(shí)鐘信號(hào)；第1地址解碼器；以及第1存儲(chǔ)單元組件，具有多個(gè)存儲(chǔ)單元，且與時(shí)鐘信號(hào)同步地動(dòng)作；且所述程序用來執(zhí)行如下處理：使保存在所述第1存儲(chǔ)單元組件的真值表數(shù)據(jù)將任一所述數(shù)字輸入與任一所述放大器連接。[項(xiàng)目17]一種存儲(chǔ)媒體，存儲(chǔ)項(xiàng)目16所述的程序。[發(fā)明效果]本發(fā)明的一實(shí)施方式是使用同步存儲(chǔ)器，能夠進(jìn)行同步/非同步切換，且實(shí)現(xiàn)可重構(gòu)半導(dǎo)體裝置。附圖說明圖1a是表示本實(shí)施方式的mrld(memorybasedreconfigurablelogicdevice，基于存儲(chǔ)器的可重構(gòu)邏輯設(shè)備)芯片的一例的平面布局圖。圖1b是表示本實(shí)施方式的mrld芯片的一例的剖視圖。圖2a是表示本實(shí)施方式的具模擬電路mrld芯片的詳細(xì)例的平面布局圖的第1例。圖2b是表示圖2a所示的mrld芯片的動(dòng)作例的圖。圖2c是表示本實(shí)施方式的具模擬電路mrld芯片的詳細(xì)例的平面布局圖的第2例。圖2d是搭載在mrld芯片的處理器的一例。圖2e是模擬電路的ad(analogtodigital，模擬-數(shù)字)轉(zhuǎn)換器的一例。圖3是表示本實(shí)施方式的半導(dǎo)體裝置的整體構(gòu)成的第1例的圖。圖4是概略性地表示將包含兩個(gè)存儲(chǔ)單元組件的mlut(multilookuptable，多查找表)橫向堆積而構(gòu)成的mlut的圖。圖5是表示使用了大容量存儲(chǔ)器的mlut的一例的圖。圖6是表示圖5所示mlut的電路例的圖。圖7是對(duì)使用了圖5所示mlut的mrld進(jìn)行說明的圖。圖8是表示可進(jìn)行同步/非同步切換的mlut的電路例的圖。圖9是本實(shí)施方式的地址轉(zhuǎn)換檢測(cè)部的電路圖。圖10是圖9所示地址轉(zhuǎn)換檢測(cè)的信號(hào)的時(shí)序圖。圖11是表示mlut的一例的圖。圖12是表示作為邏輯電路而動(dòng)作的mlut的一例的圖。圖13是表示圖12所示邏輯電路的真值表的圖。圖14是表示作為連接元件而動(dòng)作的mlut的一例的圖。圖15是表示圖14所示連接元件的真值表的圖。圖16是表示通過具有4個(gè)ad對(duì)的mlut而實(shí)現(xiàn)的連接元件的一例的圖。圖17是表示1個(gè)mlut作為邏輯元件及連接元件而動(dòng)作的一例的圖。圖18表示圖17所示的邏輯元件及連接元件的真值表。圖19是表示通過具有ad對(duì)的mlut而實(shí)現(xiàn)的邏輯動(dòng)作及連接元件的一例的圖。圖20是表示外部系統(tǒng)與mrld的連接一例的概念圖。圖21是表示信息處理裝置的硬件構(gòu)成的一例。具體實(shí)施方式以下，參照附圖，基于以下構(gòu)成，對(duì)可重構(gòu)半導(dǎo)體裝置進(jìn)行說明。依次對(duì)1.mrld芯片、2.mrld、3.mlut、4.同步/非同步mlut、5.mlut的邏輯動(dòng)作以及6.真值表數(shù)據(jù)的產(chǎn)生方法進(jìn)行說明。1.mrld芯片將可重構(gòu)邏輯設(shè)備稱為mrld(memorybasedreconfigurablelogicdevice)(注冊(cè)商標(biāo))。mrld與通過存儲(chǔ)單元組件實(shí)現(xiàn)電路構(gòu)成的“mpld(memory-basedprogrammablelogicdevice，基于存儲(chǔ)器的可編程邏輯設(shè)備)”(注冊(cè)商標(biāo))同樣，在各mlut間不介置配線元件而直接連接的方面共通，但在有效地活用以存儲(chǔ)器ip(intellectualproperty，知識(shí)產(chǎn)權(quán))的形式所供給的同步sram(staticrandomaccessmemory，靜態(tài)隨機(jī)存取存儲(chǔ)器)的功能方面被加以區(qū)別。圖1a是表示本實(shí)施方式的mrld芯片的一例的平面布局圖。圖1a所示的具模擬電路mrld芯片1(以下，稱為“mrld芯片”)具備：多個(gè)邏輯部20，利用地址線或數(shù)據(jù)線相互連接；以及模擬部10，具有多個(gè)輸入輸出部及輸出放大器；所述各邏輯部20具備：多條地址線；多條數(shù)據(jù)線；存儲(chǔ)單元組件；以及地址解碼器，將地址信號(hào)解碼，并將解碼信號(hào)輸出至所述存儲(chǔ)單元組件；所述多個(gè)邏輯部與所述模擬部安裝在同一芯片封裝內(nèi)。此外，邏輯部20為mrld20。圖1b是表示本實(shí)施方式的mrld芯片的一例的剖視圖。mrld20與模擬部10被樹脂2覆蓋，且載置在中介層基板3上。mrld20與模擬部10經(jīng)由中介層基板3上的基板電極或金線而電性連接。中介層基板3進(jìn)而介隔外部端子4載置在印刷配線基板5上。半導(dǎo)體設(shè)備的各種功能經(jīng)過復(fù)雜的步驟而實(shí)現(xiàn)制入硅芯片上的集成電路。由于該硅芯片非常纖細(xì)，因此在微量的污物或水分等的影響下便不再動(dòng)作。而且，還存在光成為誤動(dòng)作的原因的情況。為了防止這種困擾，利用封裝來保護(hù)硅芯片。雖然半導(dǎo)體制造工藝處于微細(xì)化趨勢(shì)，但本實(shí)施方式的具模擬電路mrld芯片1的制造是通過也能制造模擬電路的半導(dǎo)體制造工藝來進(jìn)行。由此，犧牲微細(xì)化的效果而進(jìn)行單芯片化，具有所述芯片化效果，并且減輕了模擬電路的設(shè)計(jì)負(fù)荷。再次返回圖1a，在模擬部10具有電平移位器(ls)、比較器(comp)、放大器(amp)。電平移位器是通過未圖示的兩個(gè)電源電壓而被控制，如果向輸入電壓施加各個(gè)電源電壓，那么能夠升壓或降壓。比較器是將兩個(gè)電壓的大小進(jìn)行比較且根據(jù)其比較結(jié)果輸出不同的值的元件。比較器具備兩個(gè)輸入端子，如果對(duì)各輸入端子施加模擬電壓，那么根據(jù)所輸入的電壓哪一個(gè)較大而切換輸出的值。也可將電平移位器設(shè)置在比較器的出口，或?qū)㈦娖揭莆黄髟O(shè)置在放大器的入口等，在模擬部10內(nèi)組合多個(gè)電路。mrld芯片1還具有構(gòu)成組件22。構(gòu)成組件22具有將mrld20的構(gòu)成數(shù)據(jù)讀取或?qū)懭氲墓δ?。圖2a是表示本實(shí)施方式的具模擬電路mrld芯片的詳細(xì)例的平面布局圖。以下所示的表1表示圖2a所示的mrld芯片1的信號(hào)名及端子功能。圖2a所示的mrld20搭載12×12個(gè)mlut(在下文敘述)。mrld芯片1的模擬部10搭載多個(gè)電平移位器(ls)、比較器(comp)、可編程增益放大器(pga)等模擬電路。具有模擬電源5v、邏輯電源1.8v、gnd：0v、引腳數(shù)144pin。mlut具有同步用、非同步用兩個(gè)16word×8bit的存儲(chǔ)單元組件。構(gòu)成組件22從外部端子的總線輸入構(gòu)成數(shù)據(jù)，向mlut個(gè)別地寫入構(gòu)成數(shù)據(jù)。在mrld芯片1的外部設(shè)置有距離傳感器111、比較器vref(voltagereference，參考電壓)用分壓電路112、馬達(dá)驅(qū)動(dòng)器113。mrld芯片1利用模擬部10接收從外部機(jī)器(距離傳感器111及比較器vref用分壓電路112)的輸入，利用電平移位器調(diào)整信號(hào)電壓后，mrld20接收輸入作為地址信號(hào)。而且，mrld芯片1利用pga將mrld20的數(shù)據(jù)輸出信號(hào)放大，并輸出至馬達(dá)驅(qū)動(dòng)器113。[表1]圖2b是表示圖2a所示的mrld芯片的動(dòng)作例的圖。在外部配置有距離傳感器111。以下，使用動(dòng)作例對(duì)mrld芯片1的功能進(jìn)行說明。在圖2b中，除圖2a所示的例子以外，在mrld芯片1的外部，還具有狀態(tài)顯示led114、馬達(dá)的轉(zhuǎn)數(shù)設(shè)定電路115、馬達(dá)的旋轉(zhuǎn)控制開關(guān)116。距離傳感器的控制(以虛線的信號(hào)線表示)mrld可使用內(nèi)置的比較器，監(jiān)測(cè)距離傳感器的輸出。進(jìn)而，從位于mrld芯片1外部的比較器vref用分壓電路112向比較器的vref輸入各個(gè)電壓。距離傳感器111的輸出連接于全部比較器的輸入。距離傳感器111輸出電壓。將該電壓與各vref比較，且比較器輸出h或l。通過5v-＞1.8v的電平移位器將該信號(hào)輸入至mrld20。mrld20將該信號(hào)輸出至mpio_x(x為所使用的端子)，并點(diǎn)亮led114。馬達(dá)驅(qū)動(dòng)器的控制(以虛線的信號(hào)線表示)輸入至mrld20的比較器的輸出在mrld20內(nèi)產(chǎn)生其or(或)邏輯，對(duì)馬達(dá)驅(qū)動(dòng)器113進(jìn)行on(開)/off(關(guān))控制。馬達(dá)驅(qū)動(dòng)器113是根據(jù)vref的值進(jìn)行pwm(pulsewidthmodulation，脈寬調(diào)制)控制。利用mrld芯片1中內(nèi)置的pga，設(shè)定對(duì)馬達(dá)驅(qū)動(dòng)器的vref。從mpio_x輸入3bit的信號(hào)，從mrld20通過1.8v-＞5v電平移位器進(jìn)行pga的增益設(shè)定。增益設(shè)定可設(shè)定為1倍、2倍、5倍、10倍。pga的輸入(pgain)是預(yù)先輸入固定電壓，通過將其進(jìn)行增益設(shè)定而使pgaout的電壓可變，由此改變馬達(dá)速度。馬達(dá)的旋轉(zhuǎn)on/off、正轉(zhuǎn)/反轉(zhuǎn)的控制也從mpio_x輸入，在比較器輸出以及mrld內(nèi)取邏輯，通過1.8v-＞5v電平移位器輸入至馬達(dá)驅(qū)動(dòng)器的控制端子(fin/rin)。由此，例如可使用距離傳感器111的輸入，控制馬達(dá)驅(qū)動(dòng)器113的輸出。此外，如圖2b的虛線所例示，通過重構(gòu)mrld20，能夠切換為距離傳感器111a至馬達(dá)驅(qū)動(dòng)器113a、距離傳感器111a至馬達(dá)驅(qū)動(dòng)器113b、距離傳感器111b至馬達(dá)驅(qū)動(dòng)器113a、距離傳感器111b至馬達(dá)驅(qū)動(dòng)器113b的任一個(gè)的動(dòng)作控制。進(jìn)而，也可進(jìn)行距離傳感器111a至馬達(dá)驅(qū)動(dòng)器113a及距離傳感器111b至馬達(dá)驅(qū)動(dòng)器113b、以及距離傳感器111a至馬達(dá)驅(qū)動(dòng)器113b及距離傳感器111b至馬達(dá)驅(qū)動(dòng)器113a的同時(shí)動(dòng)作等。如此，僅通過變更mrld20的構(gòu)成數(shù)據(jù)，便能夠提供模擬部10的重構(gòu)功能。圖2c是表示本實(shí)施方式的具模擬電路mrld芯片的詳細(xì)例的平面布局圖的第2例。圖2c所示的mrld芯片1除模擬部10及mrld20以外，還具備處理器50。mrld20、模擬部10以及處理器50經(jīng)由總線70相互連接?？偩€控制器72在將mrld20的真值數(shù)據(jù)經(jīng)由總線70寫入時(shí)，控制總線70的數(shù)據(jù)，且將外部與mrld20連接，并且控制各個(gè)區(qū)塊(mrld20、模擬部10以及處理器50)的信號(hào)(數(shù)據(jù))。例如，為模擬部10及mrld20間的信號(hào)、模擬部10及處理器50間的信號(hào)、處理器50及mrld20間的信號(hào)。這時(shí)，總線控制器72以信號(hào)彼此不碰撞的方式控制信號(hào)的傳送。利用總線控制器72，使模擬部10、mrld20、處理器50間的配線共用，由此能夠?qū)崿F(xiàn)配線面積的最小化。模擬部10除圖2a及圖2b以外，還具有模數(shù)轉(zhuǎn)換電路ad。圖2d是搭載在mrld芯片的處理器的一例。處理器50具有依照運(yùn)算命令執(zhí)行運(yùn)算處理的處理器核心52、rom(readonlymemory，只讀存儲(chǔ)器)53、ram(randomaccessmemory，隨機(jī)存取存儲(chǔ)器)54、pwm(pulsewidthmodulation)電路56、時(shí)鐘電路57、計(jì)時(shí)器電路58，它們經(jīng)由內(nèi)部總線51而連接。處理器50也可從mrld芯片1的外部讀入數(shù)據(jù)或程序，而且，也可讀入保存在mrld20內(nèi)的數(shù)據(jù)或程序。所讀入的數(shù)據(jù)存儲(chǔ)在ram54。處理器50將mlut30的真值數(shù)據(jù)(構(gòu)成數(shù)據(jù))作為所述數(shù)據(jù)而保存，且輸出至mrld20，從而重構(gòu)mrld20。mrld20是基于從處理器50發(fā)送的真值數(shù)據(jù)而重構(gòu)，由此執(zhí)行處理器50的一部分功能。mrld芯片1內(nèi)的mrld20能夠構(gòu)成處理器50的功能(例如，處理器核心的運(yùn)算功能、ram、pwm、時(shí)鐘、計(jì)時(shí)器)。與處理器50相比，mrld20在并列處理方面優(yōu)異，因此通過利用mrld20構(gòu)成處理器50所不具有的并列處理功能，能夠提高mrld芯片1的重構(gòu)性。可使處理器50進(jìn)行對(duì)mrld芯片1的系統(tǒng)管理，使其控制mrld20的邏輯功能及模擬功能。圖2e是模擬部所含的模數(shù)轉(zhuǎn)換電路ad的一例。圖2e所示的模數(shù)轉(zhuǎn)換電路將從外部輸入的模擬信號(hào)轉(zhuǎn)換為12比特的數(shù)字信號(hào)。模數(shù)轉(zhuǎn)換電路具備4個(gè)單位轉(zhuǎn)換電路102，單位轉(zhuǎn)換電路102分別具備adc(analogtodigitalconverter，模數(shù)轉(zhuǎn)換器)、dac(digitaltoanalogconverter，數(shù)模轉(zhuǎn)換器)以及amp。利用1個(gè)單位轉(zhuǎn)換電路102進(jìn)行數(shù)字化后，處于后段的單位轉(zhuǎn)換電路將在數(shù)字轉(zhuǎn)換中所輸入的模擬信號(hào)轉(zhuǎn)換為數(shù)字，由此實(shí)現(xiàn)12比特的ad轉(zhuǎn)換。通過1個(gè)單位轉(zhuǎn)換電路逐一處理，而利用管線進(jìn)行信號(hào)處理。此外，除圖2e所示的ad轉(zhuǎn)換電路以外，還可為逐次比較型(分辨率高，速度也快)、δ-σ型(分辨率可達(dá)到最高，但轉(zhuǎn)換速度慢)、快閃型(高速性最佳，但難以發(fā)揮分辨率且電路構(gòu)成大)等。2.mrld圖3是表示本實(shí)施方式的半導(dǎo)體裝置的整體構(gòu)成的一例的圖。圖3所示的20是mrld的一例。mrld20具有多個(gè)利用同步sram的mlut30、配置為陣列狀的mlut陣列60、特定進(jìn)行mlut30的存儲(chǔ)器讀取動(dòng)作、寫入動(dòng)作的行解碼器12及列解碼器14。mlut30包含同步sram。在存儲(chǔ)器的存儲(chǔ)元件中分別存儲(chǔ)被視為真值表的數(shù)據(jù)，由此，mlut30進(jìn)行作為邏輯元件、或連接元件、或邏輯元件及連接元件而動(dòng)作的邏輯動(dòng)作。在mrld20的邏輯動(dòng)作中，使用以實(shí)線所示的邏輯用地址la及邏輯用數(shù)據(jù)ld的信號(hào)。邏輯用地址la作為邏輯電路的輸入信號(hào)而使用。并且，邏輯用數(shù)據(jù)ld作為邏輯電路的輸出信號(hào)而使用。mlut30的邏輯用地址la與鄰接的mlut的邏輯動(dòng)作用數(shù)據(jù)ld的數(shù)據(jù)線連接。通過mrld20的邏輯動(dòng)作所實(shí)現(xiàn)的邏輯是通過存儲(chǔ)在mlut30的真值表數(shù)據(jù)來實(shí)現(xiàn)。若干mlut30以作為and(與)電路、加算器等的組合電路的邏輯元件動(dòng)作。其他mlut30以連接實(shí)現(xiàn)組合電路的mlut30間的連接元件動(dòng)作。mlut30用來實(shí)現(xiàn)邏輯元件及連接元件的真值表數(shù)據(jù)的重寫是通過對(duì)存儲(chǔ)器的寫入動(dòng)作來進(jìn)行。mrld20的寫入動(dòng)作是根據(jù)寫入用地址ad及寫入用數(shù)據(jù)wd來進(jìn)行，讀取動(dòng)作是根據(jù)寫入用地址ad及讀取用數(shù)據(jù)rd來進(jìn)行。寫入用地址ad是特定出mlut30內(nèi)的存儲(chǔ)單元的地址。寫入用地址ad通過m條信號(hào)線，特定出2的m次方的數(shù)值即n個(gè)存儲(chǔ)單元。行解碼器12經(jīng)由m條信號(hào)線接收mlut地址，并且將mlut地址解碼，選擇并特定出成為存儲(chǔ)器動(dòng)作的對(duì)象的mlut30。存儲(chǔ)器動(dòng)作用地址是在存儲(chǔ)器的讀取動(dòng)作、寫入動(dòng)作該兩者的情況下使用，且經(jīng)由m條信號(hào)線而通過行解碼器12、列解碼器14解碼，選擇成為對(duì)象的存儲(chǔ)單元。此外，在本實(shí)施方式中，如下所述，邏輯用地址la的解碼是通過mlut內(nèi)的解碼器進(jìn)行。行解碼器12依照讀取使能信號(hào)re、寫入使能信號(hào)we等控制信號(hào)，將寫入用地址ad的m比特中的x比特解碼，并對(duì)mlut30輸出解碼地址n。解碼地址n是作為特定出mlut30內(nèi)的存儲(chǔ)單元的地址而使用。列解碼器14將寫入用地址ad的m比特中的y比特解碼，具有與行解碼器12同樣的功能，對(duì)mlut30輸出解碼地址n，并且輸入寫入用數(shù)據(jù)wd，并輸出讀取用數(shù)據(jù)rd。此外，在mlut的陣列為s行t列的情況下，將n×t比特的數(shù)據(jù)從mlut陣列60輸入至行解碼器12。此處，為了選擇各行各自的mlut，行解碼器輸出o行量的re、we。也就是說，o行相當(dāng)于mlut的s行。此處，通過將o比特中的僅1比特設(shè)為主動(dòng)，而選擇特定存儲(chǔ)單元的字線。并且，為了使t個(gè)mlut輸出n比特的數(shù)據(jù)，從mlut陣列60選擇n×t比特的數(shù)據(jù)，在選擇其中的1列時(shí)使用列解碼器14。3.mlut圖4是概略性地表示將包含2存儲(chǔ)單元組件的mlut橫向堆積而構(gòu)成的mlut的圖。圖4所示的mlut30從左方向有圖5所示的地址a0l～a7l的輸入，以及，從右方向有圖5所示的地址a0r～a7r的輸入，而且，向左方向有圖5所示的數(shù)據(jù)d0l～d7l的輸出，向右方向有圖5所示的數(shù)據(jù)d0r～d7r的輸出。n值＝8的mlut在以往方式中成為1m比特，clb(configurablelogicblock，可重構(gòu)邏輯塊)相當(dāng)為4m比特而大規(guī)?；?。相對(duì)于此，本申請(qǐng)中如下所述，包含8k(256字×16比特×mlut兩個(gè))比特。圖6是表示使用大容量存儲(chǔ)器的mlut的一例的圖。圖6是表示圖5所示的mlut的電路例的圖。圖6所示的mlut30具有存儲(chǔ)單元組件31a、31b。存儲(chǔ)單元組件例如為sram。如圖6所示，存儲(chǔ)單元組件31a具有由來自一邊的第1多條地址線所特定且對(duì)第1多條地址線的兩倍數(shù)量的第1多條數(shù)據(jù)線進(jìn)行輸出的多個(gè)存儲(chǔ)單元，存儲(chǔ)單元組件31b具有由來自另一邊的第2多條地址線所特定且對(duì)第2多條地址線的兩倍數(shù)量的第2多條數(shù)據(jù)線進(jìn)行輸出的多個(gè)存儲(chǔ)單元，mlut30將第1多條數(shù)據(jù)線以及第2多條數(shù)據(jù)線的一部分輸出至一邊，并且將第1多條數(shù)據(jù)線以及第2多條數(shù)據(jù)線的另一部分輸出至另一邊。各存儲(chǔ)單元組件朝每一方向?qū)⒄嬷当頂?shù)據(jù)存儲(chǔ)在存儲(chǔ)單元。因此，在存儲(chǔ)單元組件31a及31b，分別存儲(chǔ)從右向左方向用真值表數(shù)據(jù)以及從左向右方向用真值表數(shù)據(jù)。也就是說，mlut存儲(chǔ)分別規(guī)定特定的數(shù)據(jù)輸出方向的兩個(gè)真值表數(shù)據(jù)。使各存儲(chǔ)單元組件的數(shù)據(jù)數(shù)相比于地址數(shù)增加，并且將從各存儲(chǔ)單元組件進(jìn)行數(shù)據(jù)輸出的方向設(shè)為雙向，由此，能夠減少需要的存儲(chǔ)單元的數(shù)量，且能夠進(jìn)行向雙向的數(shù)據(jù)輸出。圖7表示比圖6所示的mlut更詳細(xì)的電路例。圖7所示的mlut30具有存儲(chǔ)單元組件31a、31b、地址解碼器11a、11b、地址選擇器15a、15b、i/o(input/output，輸入/輸出)緩沖器12a、12b以及數(shù)據(jù)選擇器13a、13b。存儲(chǔ)單元組件31a、31b分別具有地址解碼器、地址選擇器、以及i/o緩沖器及數(shù)據(jù)選擇器。向存儲(chǔ)單元組件31a、31b的輸入地址分別成為地址a0l～a7l、a8～a15以及地址a0r～a7r、a8～a15。因此，存儲(chǔ)單元組件31a、31b成為2的16次方(65,536)字×8比特的512k的大容量。在圖7中，存儲(chǔ)單元組件31a、31b分別具有地址a0l～a7l、a8～a15以及地址a0r～a7r、a8～a15的輸入。此外，圖6是概略圖，未表示作為存儲(chǔ)單元組件的周邊電路的解碼器等，關(guān)于解碼器是在各存儲(chǔ)單元組件的每一個(gè)準(zhǔn)備圖7中所說明的解碼器11a、11b，且這些解碼器11a、11b配置在地址選擇器15a、15b與存儲(chǔ)單元組件31a、31b之間。由此，解碼器也可將從地址選擇器15a、15b輸出的全部地址解碼。地址選擇器15a、15b是用來切換邏輯動(dòng)作用地址線或?qū)懭胗玫刂返倪x擇電路。在存儲(chǔ)單元為單端口的情況下，需要這些地址選擇器15a、15b。在將存儲(chǔ)單元設(shè)為雙端口的情況下，不需要這些地址選擇器15a、15b。數(shù)據(jù)選擇器13a、13b是切換輸出數(shù)據(jù)或?qū)懭霐?shù)據(jù)wd的選擇電路。即便mrld不經(jīng)由專用的小型sram的相關(guān)半導(dǎo)體設(shè)計(jì)試制、制造，也可利用以往的大容量存儲(chǔ)器元件。在利用芯片構(gòu)成mrld時(shí)，使用存儲(chǔ)器ip(intellectualproperty)，但在以往的mlut所謀求的微小存儲(chǔ)器容量中，地址解碼器或讀出放大器的面積變大而使存儲(chǔ)器本身的構(gòu)成比率變?yōu)?0％以下。該情況也成為mrld的負(fù)擔(dān)，導(dǎo)致效率差。如果成為大容量存儲(chǔ)器，那么地址解碼器或讀出放大器的比率降低，存儲(chǔ)器使用效率提高。因此，大容量存儲(chǔ)器的本申請(qǐng)?jiān)趍rld芯片的情況下有效。4.同步/非同步mlut本實(shí)施方式的mlut具備同步動(dòng)作用存儲(chǔ)單元組件與非同步動(dòng)作用存儲(chǔ)單元組件。同步動(dòng)作用存儲(chǔ)單元組件或非同步動(dòng)作用存儲(chǔ)單元組件構(gòu)成對(duì)，而作為邏輯元件及/或連接元件動(dòng)作的存儲(chǔ)單元組件為任一個(gè)。由于將兩者的數(shù)據(jù)進(jìn)行線或(wiredor)連接或通過or電路進(jìn)行連接，因此在不動(dòng)作的存儲(chǔ)單元組件存儲(chǔ)全部“0”的數(shù)據(jù)。圖8是表示能夠進(jìn)行同步/非同步切換的mlut的電路例的圖。圖8所示的mlut30具有存儲(chǔ)單元組件31a～31d、地址解碼器11a～11d、i/o(輸入輸出)緩沖器13a～13d、選擇電路32a～32d、數(shù)據(jù)選擇電路33以及地址轉(zhuǎn)換檢測(cè)部35。地址轉(zhuǎn)換檢測(cè)部35包含atd(addresstransitiondetector，地址轉(zhuǎn)換檢測(cè)器)電路，將時(shí)鐘以及所發(fā)送的邏輯地址與上次發(fā)送的邏輯地址進(jìn)行比較，從而檢測(cè)地址轉(zhuǎn)換。地址轉(zhuǎn)換檢測(cè)部35與圖9所示相同。4.1地址轉(zhuǎn)換檢測(cè)部圖9是本實(shí)施方式的地址轉(zhuǎn)換檢測(cè)部的電路圖。圖9所示的地址轉(zhuǎn)換檢測(cè)部35具有或非門(nor)電路110a、110b、或門(or)電路120、互斥或(eor)電路130、延遲電路140a～140c、觸發(fā)器(ff)150、反相器160b以及d鎖存器170。圖10是圖9所示的地址轉(zhuǎn)換檢測(cè)的信號(hào)的時(shí)序圖。以下，對(duì)圖9及圖10進(jìn)行說明，對(duì)地址轉(zhuǎn)換檢測(cè)的電路動(dòng)作進(jìn)行說明。信號(hào)s1是從處理器輸出的地址輸入信號(hào)。信號(hào)s2是d鎖存器的輸出。d鎖存器170在信號(hào)s1發(fā)生變化的情況下，以固定期間內(nèi)不變化的方式進(jìn)行鎖存。其原因在于，因噪音等而忽視后續(xù)的地址轉(zhuǎn)換。信號(hào)s3是從d鎖存器170輸出的延遲信號(hào)。延遲信號(hào)如圖10所示，通過上升及下降制作時(shí)鐘，且為了產(chǎn)生信號(hào)s4的時(shí)鐘寬度，而通過延遲電路140b使之延遲。作為時(shí)鐘信號(hào)而產(chǎn)生的信號(hào)s4檢測(cè)變化，并從eor130輸出。在eor130中，由于被輸入延遲電路140b的輸入與輸出，因此如果兩者的信號(hào)電平不同，那么輸出信號(hào)電平“高”。由此，能夠檢測(cè)地址轉(zhuǎn)換。圖10所示的s4的時(shí)間t1表示從邏輯地址的變化檢測(cè)起至ff取入為止的時(shí)間，時(shí)間t2表示從邏輯地址變化檢測(cè)起至存儲(chǔ)單元組件讀取為止的時(shí)間。在or電路120中，輸入信號(hào)s4以及其他地址轉(zhuǎn)換的信號(hào)，輸出or運(yùn)算值。通過延遲電路140c使or電路120的輸出延遲，輸出信號(hào)s5。信號(hào)s5是從延遲電路140c輸出的延遲信號(hào)，等待d鎖存器170的使能信號(hào)并進(jìn)行時(shí)鐘輸入。信號(hào)s6是信號(hào)s5的信號(hào)延長，使能信號(hào)的脈沖產(chǎn)生。nor電路110a將作為信號(hào)s5與s6的nor運(yùn)算值的信號(hào)s7輸出。并且，信號(hào)s7成為d鎖存器170的使能信號(hào)。信號(hào)s8是通過反相器160a將信號(hào)s5反轉(zhuǎn)所得的信號(hào)，在ff150中作為地址信號(hào)的鎖存的時(shí)鐘而使用。信號(hào)s9是作為處于后段的存儲(chǔ)單元組件31a以及31c的使能而被利用，信號(hào)s10是作為存儲(chǔ)單元組件31a以及31c的時(shí)鐘(atd_clk)而被利用，信號(hào)s11是作為存儲(chǔ)單元組件31a以及31c的地址而被利用。圖10的信號(hào)s10表示從邏輯地址的變化檢測(cè)起至從存儲(chǔ)器讀取為止的時(shí)間。如此，在進(jìn)行處理器核心210的數(shù)據(jù)要求的情況下，由于具有其地址變化而產(chǎn)生時(shí)鐘，驅(qū)動(dòng)存儲(chǔ)器，因此在需要時(shí)存儲(chǔ)器動(dòng)作，在不需要時(shí)不驅(qū)動(dòng)存儲(chǔ)器，而能夠自主地實(shí)現(xiàn)低耗電化。4.2信號(hào)線在下述表2對(duì)圖8所示的信號(hào)線進(jìn)行說明。[表2]*mlctrl＝0/1:邏輯模式/配置模式sram_cksram_cesram_address4.3同步/非同步存儲(chǔ)單元組件存儲(chǔ)單元組件31a～31d為同步sram。存儲(chǔ)單元組件31a～31d分別存儲(chǔ)用來向左方向及右方向連接的真值表數(shù)據(jù)。存儲(chǔ)單元組件31b及31d與系統(tǒng)時(shí)鐘同步地動(dòng)作。另一方面，存儲(chǔ)單元組件31a及31c由于與下述地址轉(zhuǎn)換電路35所產(chǎn)生的atd產(chǎn)生時(shí)鐘(也稱為“內(nèi)部時(shí)鐘信號(hào)”)同步地動(dòng)作，因此相對(duì)于時(shí)鐘(系統(tǒng)時(shí)鐘)非同步地動(dòng)作。由于atd產(chǎn)生時(shí)鐘與系統(tǒng)時(shí)鐘信號(hào)相比以高頻率動(dòng)作，因此存儲(chǔ)單元組件31a、31c從mlut30外部看似非同步動(dòng)作，由此提供非同步的功能。除了同步的功能要件，存儲(chǔ)單元組件31a及31c具有與圖6及圖7所示的存儲(chǔ)單元組件31a及31b相同的功能。存儲(chǔ)單元組件31b及31d也同樣。地址解碼器11a及11b均是將從左側(cè)輸入的地址a0～a3解碼，并將解碼信號(hào)分別輸出至存儲(chǔ)單元組件31a及31b，將存儲(chǔ)單元組件31a及31b的字線設(shè)為主動(dòng)。地址解碼器11c及11d將從右側(cè)輸入的地址a4～a7解碼，分別將解碼信號(hào)輸出至存儲(chǔ)單元組件31c及31d，將存儲(chǔ)單元組件31c及31d的字線設(shè)為主動(dòng)。而且，地址解碼器11a及11c將sram地址非同步信號(hào)(sram_address(async))解碼，地址解碼器11a及11c將sram地址同步信號(hào)(sram_address(sync))解碼，并將由解碼信號(hào)所特定出的存儲(chǔ)單元組件的字線活化。在圖8所示的例子中，各存儲(chǔ)單元組件為16word×8bit的存儲(chǔ)器區(qū)塊。存儲(chǔ)單元組件31a及31b可在同步模式下使用16word×8bit×2，在非同步模式下使用16word×8bit×2。同步與非同步無法同時(shí)動(dòng)作，例如在將邏輯數(shù)據(jù)寫入至同步動(dòng)作存儲(chǔ)單元組件的情況下，對(duì)非同步動(dòng)作存儲(chǔ)單元組件必須全部寫入“0”。此外，如圖所示，存儲(chǔ)單元組件的數(shù)據(jù)輸出可設(shè)為線或(wiredor)、也可設(shè)為或(or)邏輯電路。4.4選擇電路選擇電路32a～32d是選擇非同步動(dòng)作用存儲(chǔ)單元組件31a及31c、或同步動(dòng)作用存儲(chǔ)單元組件31b及31d的動(dòng)作的電路。選擇電路32a當(dāng)根據(jù)選擇信號(hào)(select)選擇非同步動(dòng)作時(shí)，選擇在地址轉(zhuǎn)換電路35所產(chǎn)生的atd_ad鎖存地址(圖9所示的s11)，并作為sram地址非同步信號(hào)(sram_address(async))輸出。在未選擇非同步動(dòng)作的情況下，直接輸出邏輯地址。選擇電路32b當(dāng)根據(jù)選擇信號(hào)(select)選擇非同步動(dòng)作時(shí)，選擇在地址轉(zhuǎn)換電路35所產(chǎn)生的atd產(chǎn)生時(shí)鐘并輸出。在未選擇非同步動(dòng)作的情況下，直接輸出時(shí)鐘。選擇電路32c當(dāng)根據(jù)選擇信號(hào)(select)選擇非同步動(dòng)作時(shí)，選擇在地址轉(zhuǎn)換電路35所產(chǎn)生的atd產(chǎn)生芯片并輸出。在未選擇非同步動(dòng)作的情況下，直接輸出sram芯片使能。選擇電路32d當(dāng)根據(jù)選擇信號(hào)(select)選擇同步動(dòng)作時(shí)，直接輸出邏輯地址。4.2禁止邏輯而且，作為存儲(chǔ)器分割的特性，有禁止邏輯構(gòu)成。使用表3所示的兩個(gè)真值表，對(duì)禁止邏輯的必要性進(jìn)行說明。[表3]在真值表1中，表示有使用a0、a1構(gòu)成and電路且輸出至d0的真值表。在真值表2中，表示有使用a0、a4構(gòu)成and電路且輸出至d0的真值表。由于真值表1時(shí)的邏輯僅可在使用a3-a0的存儲(chǔ)單元組件31a進(jìn)行邏輯運(yùn)算，因此只要將“0”寫入至其他存儲(chǔ)單元組件，那么通過or運(yùn)算，不受其他存儲(chǔ)單元組件的輸出值的影響，從而不會(huì)產(chǎn)生禁止邏輯的問題。另一方面，在真值表2的邏輯的情況下，使用a3-a0的存儲(chǔ)單元組件無法識(shí)別c、d。使用a7-a4的sram無法識(shí)別b、d。如此，跨及兩個(gè)存儲(chǔ)單元組件的邏輯運(yùn)算在兩個(gè)真值表中無法獲得正確的值，因此將跨及兩個(gè)存儲(chǔ)單元組件的邏輯運(yùn)算作為禁止邏輯。由此，在邏輯構(gòu)成的情況下，必須在各存儲(chǔ)單元組件內(nèi)部實(shí)現(xiàn)邏輯。因此，在本實(shí)施方式的真值表數(shù)據(jù)中，以不產(chǎn)生所述禁止邏輯的方式產(chǎn)生邏輯。4.5i/o緩沖器i/o(輸入輸出)緩沖器13a～13d與時(shí)鐘以及atd產(chǎn)生時(shí)鐘的任一個(gè)同步地，從存儲(chǔ)單元組件的數(shù)據(jù)線讀取數(shù)據(jù)，由此提供ff的功能。此外，i/o(輸入輸出)緩沖器13a～13d包含將從存儲(chǔ)單元的位線輸出的電壓放大的讀出放大器。選擇電路33將sram數(shù)據(jù)輸出(0_data)依照選擇信號(hào)作為sram數(shù)據(jù)輸出以及邏輯數(shù)據(jù)輸出的任一個(gè)輸出。5mlut的邏輯動(dòng)作a.邏輯元件圖11是表示mlut的一例的圖。在圖11中，為了簡化說明，省略對(duì)地址選擇器11、輸入輸出緩沖器12以及數(shù)據(jù)選擇器13的記載。圖11所示的mlut30a、30b分別具有4個(gè)邏輯用地址輸入la線a0～a3、4個(gè)邏輯動(dòng)作用數(shù)據(jù)線d0～d3、4×16＝64個(gè)存儲(chǔ)元件40以及地址解碼器9。邏輯動(dòng)作用數(shù)據(jù)線d0～d3將16個(gè)存儲(chǔ)元件40分別串聯(lián)連接。地址解碼器9是以基于輸入至邏輯用地址輸入la線a0～a3的信號(hào)，選擇連接于16條字線的任一條的4個(gè)存儲(chǔ)元件的方式而構(gòu)成。該4個(gè)存儲(chǔ)元件分別連接于邏輯動(dòng)作用數(shù)據(jù)線d0～d3，將存儲(chǔ)在存儲(chǔ)元件的數(shù)據(jù)輸出至邏輯動(dòng)作用數(shù)據(jù)線d0～d3。例如，在將適當(dāng)?shù)男盘?hào)輸入至邏輯用地址輸入la線a0～a3的情況下，能夠以選擇4個(gè)存儲(chǔ)元件40a、40b、40c及40d的方式而構(gòu)成。此處，存儲(chǔ)元件40a連接于邏輯動(dòng)作用數(shù)據(jù)線d0，存儲(chǔ)元件40b連接于邏輯動(dòng)作用數(shù)據(jù)線d1，存儲(chǔ)元件40d連接于邏輯動(dòng)作用數(shù)據(jù)線d2，存儲(chǔ)元件40d連接于邏輯動(dòng)作用數(shù)據(jù)線d3。并且，存儲(chǔ)在存儲(chǔ)元件40a～40d的信號(hào)輸出至邏輯動(dòng)作用數(shù)據(jù)線d0～d3。如此，mlut30a、30b從邏輯用地址輸入la線a0～a3接收邏輯用地址輸入la，通過該邏輯用地址輸入la將地址解碼器9所選擇的4個(gè)存儲(chǔ)元件40中所存儲(chǔ)的值作為邏輯動(dòng)作用數(shù)據(jù)分別輸出至邏輯動(dòng)作用數(shù)據(jù)線d0～d3。此外，mlut30a的邏輯用地址輸入la線a2與鄰接的mlut30b的邏輯動(dòng)作用數(shù)據(jù)線d0連接，mlut30a將從mlut30b輸出的邏輯動(dòng)作用數(shù)據(jù)作為邏輯用地址輸入la而接收。而且，mlut30a的邏輯動(dòng)作用數(shù)據(jù)線d2與mlut30b的邏輯用地址輸入la線a0連接，mlut30a所輸出的邏輯動(dòng)作用數(shù)據(jù)作為邏輯用地址輸入la而被mlut30b接收。例如，mlut30a的邏輯動(dòng)作用數(shù)據(jù)線d2基于輸入至mlut30a的邏輯用地址輸入la線a0～a3的信號(hào)，將連接于邏輯動(dòng)作用數(shù)據(jù)線d2的16個(gè)存儲(chǔ)元件的任一個(gè)中所存儲(chǔ)的信號(hào)輸出至mlut30b的邏輯用地址輸入la線a0。同樣地，mlut30b的邏輯動(dòng)作用數(shù)據(jù)線d0基于輸入至mlut30b的邏輯用地址輸入la線a0～a3的信號(hào)，將連接于邏輯動(dòng)作用數(shù)據(jù)線d0的16個(gè)存儲(chǔ)元件的任一個(gè)中所存儲(chǔ)的信號(hào)輸出至mlut30a的邏輯用地址輸入la線a2。如此，mlut彼此的連結(jié)是使用1對(duì)地址線及數(shù)據(jù)線。以下，如mlut30a的邏輯用地址輸入la線a2與邏輯動(dòng)作用數(shù)據(jù)線d2，將用于mlut的連結(jié)的地址線及數(shù)據(jù)線的對(duì)稱為“ad對(duì)”。此外，在圖11中，mlut30a、30b所具有的ad對(duì)為4，ad對(duì)的數(shù)量如下所述，并不特別限定于4。圖12是表示作為邏輯電路動(dòng)作的mlut的一例的圖。在本例中，將邏輯用地址輸入la線a0及a1設(shè)為2輸入nor(或非門)電路701的輸入，將邏輯用地址輸入la線a2及a3設(shè)為2輸入nand(與非)電路702的輸入。并且，構(gòu)成如下邏輯電路：將2輸入nor電路701的輸出與2輸入nand電路702的輸出向2輸入nand電路703輸入，將2輸入nand電路703的輸出向邏輯動(dòng)作用數(shù)據(jù)線d0輸出。圖13是表示圖12所示的邏輯電路的真值表的圖。圖12的邏輯電路由于為4輸入，因此使用輸入a0～a3的全部輸入作為輸入。另一方面，由于輸出僅為1個(gè)，因此僅使用輸出d0作為輸出。在真值表的輸出d1～d3欄記載有“＊”。其表示可為“0”或“1”的任一值。然而，實(shí)際上為了重構(gòu)而將真值表數(shù)據(jù)寫入mlut時(shí)，必須在這些欄中寫入“0”或“1”的任一值。b.連接元件圖14是表示作為連接元件而動(dòng)作的mlut的一例的圖。圖14中，作為連接元件的mlut以如下的方式動(dòng)作：將邏輯用地址輸入la線a0的信號(hào)輸出至邏輯動(dòng)作用數(shù)據(jù)線d1，將邏輯用地址輸入la線a1的信號(hào)輸出至邏輯動(dòng)作用數(shù)據(jù)線d2，將邏輯用地址輸入la線a2的信號(hào)輸出至邏輯動(dòng)作用數(shù)據(jù)線d3。作為連接元件的mlut進(jìn)而以將邏輯用地址輸入la線a3的信號(hào)輸出至邏輯動(dòng)作用數(shù)據(jù)線d0的方式動(dòng)作。圖15是表示圖14所示的連接元件的真值表的圖。圖14所示的連接元件為4輸入4輸出。因此，使用輸入a0～a3的全部輸入與輸出d0～d3的全部輸出。根據(jù)圖15所示的真值表，mlut作為連接元件而動(dòng)作，該連接元件將輸入a0的信號(hào)輸出至輸出d1，將輸入a1的信號(hào)輸出至輸出d2，將輸入a2的信號(hào)輸出至輸出d3，將輸入a3的信號(hào)輸出至輸出d0。圖16是表示通過具有ad對(duì)0、ad對(duì)1、ad對(duì)2以及ad對(duì)3的4個(gè)ad對(duì)的mlut而實(shí)現(xiàn)的連接元件的一例的圖。ad0具有邏輯用地址輸入la線a0及邏輯動(dòng)作用數(shù)據(jù)線d0。ad1具有邏輯用地址輸入la線a1及邏輯動(dòng)作用數(shù)據(jù)線d1。ad2具有邏輯用地址輸入la線a2及邏輯動(dòng)作用數(shù)據(jù)線d2。并且，ad3具有邏輯用地址輸入la線a3及邏輯動(dòng)作用數(shù)據(jù)線d3。在圖16中，二點(diǎn)鏈線表示將輸入至ad對(duì)0的邏輯用地址輸入la線a0的信號(hào)輸出至ad對(duì)1的邏輯動(dòng)作用數(shù)據(jù)線d1的信號(hào)的流向。虛線表示將輸入至ad對(duì)1的邏輯用地址輸入la線a1的信號(hào)輸出至ad對(duì)2的邏輯動(dòng)作用數(shù)據(jù)線d2的信號(hào)的流向。實(shí)線表示將輸入至ad對(duì)2的邏輯用地址輸入la線a2的信號(hào)輸出至ad對(duì)3的邏輯動(dòng)作用數(shù)據(jù)線d3的信號(hào)的流向。單點(diǎn)鏈線表示將輸入至ad對(duì)3的邏輯用地址輸入la線a3的信號(hào)輸出至ad對(duì)0的邏輯動(dòng)作用數(shù)據(jù)線d0的信號(hào)的流向。此外，在圖16中，mlut30所具有的ad對(duì)為4，但ad對(duì)的數(shù)量并不特別限定于4。c.邏輯元件與連接元件的組合功能圖17是表示1個(gè)mlut作為邏輯元件及連接元件而動(dòng)作的一例的圖。在圖17所示的例子中，構(gòu)成如下的邏輯電路：將邏輯用地址輸入la線a0及a1作為2輸入nor電路121的輸入，將2輸入nor電路121的輸出以及邏輯用地址輸入la線a2作為2輸入nand電路122的輸入，將2輸入nand電路122的輸出向邏輯動(dòng)作用數(shù)據(jù)線d0輸出。而且，與此同時(shí)，構(gòu)成將邏輯用地址輸入la線a3的信號(hào)輸出至邏輯動(dòng)作用數(shù)據(jù)線d2的連接元件。圖18表示圖17所示的邏輯元件及連接元件的真值表。圖17的邏輯動(dòng)作使用輸入d0～d3的3個(gè)輸入，使用1個(gè)輸出d0作為輸出。另一方面，圖18的連接元件構(gòu)成將輸入a3的信號(hào)輸出至輸出d2的連接元件。圖19是表示通過具有ad0、ad1、ad2及ad3的4個(gè)ad對(duì)的mlut而實(shí)現(xiàn)的邏輯動(dòng)作以及連接元件的一例的圖。與圖16所示的mlut同樣地，ad0具有邏輯用地址輸入la線a0及邏輯動(dòng)作用數(shù)據(jù)線d0。ad1具有邏輯用地址輸入la線a1及邏輯動(dòng)作用數(shù)據(jù)線d1。ad2具有邏輯用地址輸入la線a2及邏輯動(dòng)作用數(shù)據(jù)線d2。并且，ad3具有邏輯用地址輸入la線a3及邏輯動(dòng)作用數(shù)據(jù)線d3。如上所述，mlut30通過1個(gè)mlut30而實(shí)現(xiàn)3輸入1輸出的邏輯動(dòng)作與1輸入1輸出的連接元件的兩個(gè)動(dòng)作。具體來說，邏輯動(dòng)作使用ad對(duì)0的邏輯用地址輸入la線a0、ad對(duì)1的邏輯用地址輸入la線a1、ad對(duì)2的邏輯用地址輸入la線a2作為輸入。并且，使用ad對(duì)0的邏輯動(dòng)作用數(shù)據(jù)線d0的地址線作為輸出。而且，連接元件如虛線所示將輸入至ad對(duì)3的邏輯用地址輸入la線a3的信號(hào)輸出至ad對(duì)2的邏輯動(dòng)作用數(shù)據(jù)線d2。圖20是表示外部系統(tǒng)與mrld的連接的一例的概念圖。外部系統(tǒng)120是通過信息處理裝置或soc而實(shí)現(xiàn)的裝置。外部系統(tǒng)120與圖5所示的mrld20連接，接收從mrld20的數(shù)據(jù)輸出，并且進(jìn)行頁面切換判斷的邏輯運(yùn)算，經(jīng)由該連接，將頁面切換信號(hào)輸出至地址a8～a15。外部系統(tǒng)通過搭載soc，能夠與mrld20實(shí)現(xiàn)高功能化裝置。6.真值表數(shù)據(jù)的產(chǎn)生方法應(yīng)用于利用第1及第2實(shí)施方式所說明的可重構(gòu)半導(dǎo)體裝置的真值表數(shù)據(jù)是通過執(zhí)行邏輯構(gòu)成用軟件程序的信息處理裝置而產(chǎn)生。圖21表示信息處理裝置的硬件構(gòu)成的一例。信息處理裝置210具有處理器211、輸入部212、輸出部213、存儲(chǔ)部214以及驅(qū)動(dòng)裝置215。處理器211將用來設(shè)計(jì)輸入至輸入部212的配置/配線用軟件、集成電路的c語言描述或硬件描述語言(hdl)等電路描述語言以及通過執(zhí)行所述軟件而產(chǎn)生的真值表數(shù)據(jù)存儲(chǔ)在存儲(chǔ)部214。而且，處理器211執(zhí)行配置/配線用軟件，對(duì)存儲(chǔ)在存儲(chǔ)部214的電路描述進(jìn)行以下所示的配置/配線的處理，將真值表數(shù)據(jù)輸出至輸出部213。在輸出部213，能夠連接可重構(gòu)半導(dǎo)體裝置20(在圖21中未示出)，處理器211執(zhí)行邏輯構(gòu)成處理，將所產(chǎn)生的真值表數(shù)據(jù)經(jīng)由輸出部213寫入至可重構(gòu)半導(dǎo)體裝置20。輸出部213也可與外部網(wǎng)絡(luò)連接。該情況下，經(jīng)由網(wǎng)絡(luò)收發(fā)邏輯構(gòu)成用軟件程序。驅(qū)動(dòng)裝置215是例如對(duì)dvd(digitalversatiledisc，數(shù)字多功能盤)、閃存等存儲(chǔ)媒體217進(jìn)行讀寫的裝置。驅(qū)動(dòng)裝置215包含使存儲(chǔ)媒體217旋轉(zhuǎn)的馬達(dá)或在存儲(chǔ)媒體217上讀寫數(shù)據(jù)的頭等。此外，存儲(chǔ)媒體217可存儲(chǔ)邏輯構(gòu)成用程序或真值表數(shù)據(jù)。驅(qū)動(dòng)裝置215可從所設(shè)置的存儲(chǔ)媒體217讀取程序。處理器211可將驅(qū)動(dòng)裝置215所讀取的程序或真值表數(shù)據(jù)存儲(chǔ)在存儲(chǔ)部214。將真值表數(shù)據(jù)讀入至可重構(gòu)裝置20，由此使真值表數(shù)據(jù)及硬件資源協(xié)動(dòng)，通過該具體方法，構(gòu)建作為邏輯元件及/或連接元件的功能。而且，真值表數(shù)據(jù)也可稱為具有表示真值表這一邏輯構(gòu)造的構(gòu)造的數(shù)據(jù)。以上所說明的實(shí)施方式僅作為典型例而列舉，對(duì)于業(yè)者來說，該各實(shí)施方式的構(gòu)成要素的組合、變化以及變更顯而易見，只要為業(yè)者便可明確，能夠不脫離本發(fā)明的原理及權(quán)利要求書所述的發(fā)明的范圍，而進(jìn)行所述實(shí)施方式的各種變化。尤其，在mrld的邏輯或連接動(dòng)作中，將雙向mlut設(shè)為多向mlut的動(dòng)作可作為實(shí)施方式的變更。[符號(hào)的說明]1mrld芯片2樹脂3中介層基板4外部端子10模擬部11地址選擇器12輸入輸出緩沖器13數(shù)據(jù)選擇器20mrld30mlut31存儲(chǔ)單元組件40存儲(chǔ)元件50處理器60mlut陣列101ad轉(zhuǎn)換部102單位轉(zhuǎn)換電路110或非門電路120或電路130互斥或電路140延遲電路150觸發(fā)器160反相器170d鎖存器當(dāng)前第1頁12當(dāng)前第1頁12