專利名稱：驅(qū)動電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種驅(qū)動電路，尤其涉及一種用于在將閾值電壓為負電壓的常導通特性或者閾值電壓低至2V左右的常截止特性的GaN、SiC等寬帶隙半導體用作開關(guān)元件來構(gòu)成半橋電路時，提供用于使該開關(guān)元件截止的負的柵極電壓的電路。
背景技術(shù)：
由GaN、SiC等所代表的寬帶隙半導體與硅半導體相比，具有高速開關(guān)、低導通電阻等優(yōu)異的特性。另一方面，使用這些寬帶隙半導體的元件表現(xiàn)出即使柵極電壓為0V、也會有漏極電流流過的常導通(normally on)特性，或者閾值電壓低至2V左右的常截止(normally off)特性，為了可靠地使該元件截止，需要將柵極電壓驅(qū)動至負電壓，因而需要一種提供負的柵極電壓的驅(qū)動電路。
非專利文獻I中記載了一種利用負柵極.偏置電壓來進行驅(qū)動的緩沖電路。
此外，專利文獻I中記載了一種半導體電路，該半導體電路用于具有常導通特性的開關(guān)元件或具有閾值電壓較低的常截止特性的開關(guān)元件。
專利文獻I中，設置了生成用于提供給高壓(高電壓)側(cè)開關(guān)元件的負電壓的電源電路、以及生成用于提供給低壓(低電壓)側(cè)開關(guān)元件的負電壓的電源電路，高壓側(cè)的電源電路的高電壓側(cè)與高壓電源的+端子相連接。另外，設置了控制用電容器，該控制用電容器的一端與高壓側(cè)電源電路的低電壓(負電壓)側(cè)相連接，從該控制用電容器向控制電路提供動作電源，其中，該控制電路對開關(guān)元件的導通和截止進行控制，該控制用電容器在該開關(guān)元件導通時被充電。此外，作為電源電路的例子，示出了經(jīng)由其它開關(guān)元件使電流流入電容器并將穩(wěn)壓二極管與該電容器并聯(lián)連接來構(gòu)成負電壓電源的例子。
此外，專利文獻2中揭示了一種使用恒壓二極管(穩(wěn)壓二極管)來向高壓側(cè)的常導通型開關(guān)元件提供負電壓的功率轉(zhuǎn)換器。
現(xiàn)有技術(shù)文獻
非專利文獻
非專利文獻1:4 > 夕一于 '> 3 于；.V >7 r i 7 r -11.y' ^ V T 7° 'J ^一-> 3 > 7 —卜AN-1120 (國際整流器公司日本分公司應用注解AN-1120)
專利文獻
專利文獻1:日本專利特開2007-288992號公報
專利文獻2:日本專利特開2006-314154號公報發(fā)明內(nèi)容
發(fā)明所要解決的技術(shù)問題
在向高壓側(cè)電路提供負電壓時，由于二極管極性的問題，無法使用逆變器用柵極驅(qū)動電路中所使用的由二極管和電容器構(gòu)成的自舉電路，因此，在非專利文獻I中記載了需要在高壓側(cè)設置絕緣的電源。
此外，專利文獻I中，如上所述，高壓側(cè)的內(nèi)部電源電路是通過將高電壓側(cè)與高壓電源的+端子相連接而構(gòu)成的，因此，存在著電流從高壓電源流出從而發(fā)生短路的危險性，為了防止該短路，需要設置絕緣的電源。此外，需要在高壓側(cè)和低壓側(cè)分別設置電源。
另外，專利文獻I中，使用開關(guān)元件、電容器、及穩(wěn)壓二極管來實現(xiàn)高壓側(cè)的電源，但反峰電壓較高的穩(wěn)壓二極管是很難制造的，因而限制了電源電壓范圍。
同樣，專利文獻2中所用的恒壓二極管(穩(wěn)壓二極管)也因為反峰電壓的限制，導致其可利用的電源電壓范圍受到了限制。
此外，為了抑制通常逆變器用半導體中的反向功率損耗、噪聲，需要使開關(guān)元件與反方向恢復電流較少的FWD(free wheel diode:續(xù)流二極管)并聯(lián)連接。對于常導通型FET (Field Effect Transistor:場效應晶體管)，雖然進行單極性動作的橫向型器件本身具有反向?qū)üδ?，但其截止時的低柵極電壓(通常為-1OV以下)會導致反向?qū)ㄉ仙妷旱慕^對值變大，因此，同樣需要并聯(lián)連接FWD。
這些問題會導致驅(qū)動電路的大型化、復雜化從而導致成本上升，會阻礙使用寬帶隙半導體的驅(qū)動電路的普及。
有鑒于上述狀況，本發(fā)明的目的在于實現(xiàn)一種能向開關(guān)元件的驅(qū)動提供需要的負的柵極電壓且不會引起電路的大型化、復雜化的驅(qū)動電路。
為解決問題所采用的技術(shù)方案
對于用于實現(xiàn)上述目的的本發(fā)明所涉及的驅(qū)動電路，
在該驅(qū)動電路中，輸入輸出端子對的一端與第一電源電壓相連接的第一晶體管、與輸入輸出端子對的一端與比所述第一電源電壓更低的第二電源電壓相連接的第二晶體管進行串聯(lián)連接，并輸出所述第一晶體管與第二晶體管之間的中間節(jié)點的電壓，其特征在于，包括:
第一控制電路，該第一控制電路具有高壓側(cè)電源端子及低壓側(cè)電源端子，并基于輸入信號向所述第一晶體管的控制端子輸出用于對所述第一晶體管的導通和截止進行控制的第一控制信號；第二控制電路，該第二控制電路具有高壓側(cè)電源端子及低壓側(cè)電源端子，并基于輸入信號向所述第二晶體管的控制端子輸出用于對所述第二晶體管的導通和截止進行控制的第二控制信號；開關(guān)元件；以及電容器，該電容器生成向所述第一控制電路提供的電源電壓，
所述電容器的一端經(jīng)由所述開關(guān)元件與比所述第二電源電壓更低的第三電源電壓相連接，另一端與所述第一晶體管的所述輸入輸出端子的另一端相連接，
所述電容器的一端的電壓提供給所述第一控制電路的所述低壓側(cè)電源端子，所述第三電源電壓提供給所述第二控制電路的所述低壓側(cè)電源端子，
所述第一控制電路在使所述第一晶體管截止的情況下，將提供給所述第一控制電路的所述低壓側(cè)電源端子的電壓作為所述第一控制信號進行輸出；所述第二控制電路在使所述第二晶體管截止的情況下，將提供給所述第二控制電路的所述低壓側(cè)電源端子的電壓作為所述第二控制信號進行輸出，
當所述第二晶體管處于導通狀態(tài)時，進行控制使所述開關(guān)元件成為導通狀態(tài)。
對于上述特征的本發(fā)明所涉及的驅(qū)動電路，進一步優(yōu)選為，所述第一晶體管是由寬帶隙半導體所構(gòu)成的常導通型的η溝道FET，所述第一控制電路的所述高壓側(cè)電源端子與所述第一晶體管的所述輸入輸出端子的另一端相連接。
對于上述特征的本發(fā)明所涉及的驅(qū)動電路，進一步優(yōu)選為，所述第二晶體管是由寬帶隙半導體所構(gòu)成的常導通型的η溝道FET，所述第二控制電路的所述高壓側(cè)電源端子與所述第二電源電壓相連接。
另外，這里，寬帶隙半導體是指帶隙比硅大的半導體材料，特別是例如，以SiC、GaN、或者金剛石等為代表的相比于硅的1.12eV的帶隙具有其兩倍左右即2.2eV以上帶隙的材料。
對于上述特征的本發(fā)明所涉及的驅(qū)動電路，進一步優(yōu)選為，所述開關(guān)元件由MOSFET 構(gòu)成。
對于上述特征的本發(fā)明所涉及的驅(qū)動電路，進一步優(yōu)選為，基于所述第二控制信號來控制所述開關(guān)元件的導通和截止。
對于上述特征的本發(fā)明所涉及的驅(qū)動電路，進一步優(yōu)選為，基于輸入到所述第二控制電路的所述輸入信號與該輸入信號的延遲信號的邏輯積信號來控制所述開關(guān)元件的導通和截止。
對于上述特征的本發(fā)明所涉及的驅(qū)動電路，進一步優(yōu)選為，基于輸入到所述第二控制電路的所述輸入信號與所述第二控制信號的邏輯積信號來控制所述開關(guān)元件的導通和截止。
對于上述特征的本發(fā)明所涉及的驅(qū)動電路，進一步優(yōu)選為，在所述第一晶體管為常導通型的η溝道FET的情況下，所述第三電源電壓設定為當由于所述第一控制信號的輸入導致所述第一晶體管處于截止狀態(tài)時，所述第一晶體管能夠進行反向?qū)▌幼鞯碾妷骸?br> 對于上述特征的本發(fā)明所涉及的驅(qū)動電路，進一步優(yōu)選為，在所述第二晶體管為常導通型的η溝道FET的情況下，所述第三電源電壓設定為當由于所述第二控制信號的輸入導致所述第二晶體管處于截止狀態(tài)時，所述第二晶體管能夠進行反向?qū)▌幼鞯碾妷骸?br> 對于上述特征的本發(fā)明所涉及的驅(qū)動電路，進一步優(yōu)選為，對所述第三電源電壓進行設定，使得所述第一晶體管或所述第二晶體管中的至少某一個的反向?qū)ㄉ仙妷涸?1.5V -3.0V的范圍內(nèi)。
發(fā)明效果
根據(jù)上述特征的驅(qū)動電路，經(jīng)由第三電源電壓來向低壓側(cè)控制電路(第二控制電路)、及第二晶體管的控制端子提供負柵極電壓，并在第二晶體管處于導通狀態(tài)時，經(jīng)由成為導通狀態(tài)的開關(guān)元件對提供第三電源電壓的電容器進行充電，從而能夠向高壓側(cè)控制電路(第一控制電路)及第一晶體管提供負的柵極電壓。
由此，能在不另外設置絕緣電源的情況下向高壓側(cè)的電路提供負電壓，因此，能容易地構(gòu)成用于對使用寬帶隙半導體的開關(guān)元件進行驅(qū)動控制的驅(qū)動電路。另外，還能享受到使用該寬帶隙半導體的開關(guān)元件的低導通電阻、高速開關(guān)的特性，從而實現(xiàn)驅(qū)動電路的高速化、低功耗化。
此外，如圖7的常導通型FET的反向?qū)ㄌ匦?向漏極側(cè)施加相對于源極為負電壓Vds時的在漏極-源極之間流過的電流Id的變化)對柵極電壓Vgs的依賴性所示，在將FET的閾值電壓Vgs設為-2.5V左右的情況下,通過將截止狀態(tài)下施加的柵極電壓Vgs設定在-4V -5.5V的范圍內(nèi)，來使反向?qū)ㄉ仙妷禾幱?1.5V -3V的范圍內(nèi)。因此，在第一晶體管、或者第二晶體管為常導通型的FET的情況下，能夠?qū)Φ谌娫措妷?、及?jīng)由該第三電源電壓提供的負柵極電壓進行設定，使得該晶體管能針對預想的噪音等引起的電壓變動進行反向?qū)▌幼鳌＞唧w而言，能夠?qū)Φ谌娫措妷?、及?jīng)由該第三電源電壓提供的負的柵極電壓進行設定，使得能在-1.5V -3.0V范圍內(nèi)的絕對值較低的反向?qū)ㄉ仙妷合逻M行反向?qū)▌幼鳌?br> 由此，能夠降低常導通型FET導通時的反向?qū)ㄉ仙妷旱慕^對值，因此，能夠在不具備通常需要與逆變器用開關(guān)元件進行并聯(lián)連接的FWD的情況下，利用本發(fā)明的驅(qū)動電路來可靠地進行反向?qū)▌幼鳌?br>

圖1是表示本發(fā)明所涉及的驅(qū)動電路的結(jié)構(gòu)例的電路圖。
圖2是表示在本發(fā)明所涉及的驅(qū)動電路中使用MOSFET來作為開關(guān)元件時的結(jié)構(gòu)例的電路圖。
圖3是表不本發(fā)明所涉及的驅(qū)動電路的其它結(jié)構(gòu)例的電路圖。
圖4是表示本發(fā)明所涉及的驅(qū)動電路的其它結(jié)構(gòu)例的電路圖。
圖5是表示低壓側(cè)輸入控制信號和其延遲信號、以及該低壓側(cè)輸入控制信號與該延遲信號的邏輯積的信號隨時間變化的波形圖。
圖6是表示本發(fā)明所涉及的驅(qū)動電路的其它結(jié)構(gòu)例的電路圖。
圖7是表示常導通型FET的反向?qū)ㄌ匦缘膱D。
具體實施方式
[實施方式I]
本發(fā)明的實施方式I所涉及的驅(qū)動電路I的結(jié)構(gòu)例如圖1所示。另外，在下面的實施方式的說明所使用的附圖中，對同一構(gòu)成要素賦予相同的標號，此外，由于名稱及功能均相同，因此不再重復同樣的說明。
如圖1的電路框圖所示，驅(qū)動電路I包括:高壓側(cè)的第一控制電路11、低壓側(cè)的第二控制電路12、電容器13、控制電路電源14、開關(guān)元件30、漏極(輸入輸出端子對的一端)與由高壓電源5提供的正電壓VDD (第一電源電壓)相連接的第一晶體管21、以及源極(輸入輸出端子對的一端)與接地電位VSS (第二電源電壓)相連接的第二晶體管22，第一晶體管21的源極(輸入輸出端子對的另一端)與第二晶體管22的漏極(輸入輸出端子對的另一端)相連接，由此構(gòu)成第一晶體管21與第二晶體管22進行串聯(lián)連接的半橋電路。第一晶體管21及第二晶體管22分別是由閾值電壓Vth為-3V左右的寬帶隙半導體所構(gòu)成的常導通型η溝道FET。正電壓VDD例如為400V左右。
對于控制電路電源14，控制電路電源14的+端子與接地電位VSS相連接，由此，控制電路電源14的-端子側(cè)的電位相對于VSS成為負電壓VEE (第三電源電壓)。該負電壓VEE被提供給第二控制電路12的低壓側(cè)電源端子12b，并被用于第二晶體管22的截止控制。該負電壓VEE低于第一晶體管21及第二晶體管22的負閾值電壓Vth，例如為-1OV左右。
高壓側(cè)的第一控制電路11具有高壓側(cè)電源端子11a、及低壓側(cè)電源端子11b，基于高壓側(cè)輸入控制信號2來生成用于控制第一晶體管21的導通和截止的第一控制信號6，并將其輸出到第一晶體管21的柵極。具體而言，例如，在對第一晶體管21進行導通控制時，將高壓側(cè)電源端子Ila的電壓作為用于使第一晶體管21導通的控制信號6，從而輸出到第一晶體管21的柵極，在對第一晶體管21進行截止控制時，將低壓側(cè)電源端子Ilb的電壓作為用于使第一晶體管21截止的控制信號6，從而輸出到第一晶體管21的柵極。
低壓側(cè)的第二控制電路12具有高壓側(cè)電源端子12a、及低壓側(cè)電源端子12b，基于低壓側(cè)輸入控制信號3來生成用于控制第二晶體管22的導通和截止的第二控制信號7，并將其輸出到第二晶體管22的柵極。具體而言，例如，在對第二晶體管22進行導通控制時，將高壓側(cè)電源端子12a的電壓作為用于使第二晶體管22導通的控制信號7，從而輸出到第二晶體管22的柵極，在對第二晶體管22進行截止控制時，將低壓側(cè)電源端子12b的電壓作為用于使第二晶體管22截止的控制信號7，從而輸出到第二晶體管22的柵極。
電容器13的一端經(jīng)由開關(guān)元件30與負電壓VEE相連接，且其另一端與第一晶體管21的源極即第一晶體管21與第二晶體管22的連接節(jié)點相連接。此外，電容器13的一端也與第一控制電路11的低壓側(cè)電源端子Ilb相連接。
開關(guān)元件30在基于低壓側(cè)輸入控制信號3進行控制使得第二晶體管22導通、即驅(qū)動電路I的輸出端子4的電位最接近VSS的時刻下導通。并且，在第二晶體管22截止的時刻下截止。
開關(guān)元件30導通時，第一晶體管21截止，且第二晶體管22導通，因此，來自控制電路電源14并經(jīng)由開關(guān)元件30及第二晶體管22的電流流入電容器13，從而以與高壓側(cè)電源端子Ila相連接的一側(cè)為+側(cè)，與低壓側(cè)電源端子Ilb相連接的一側(cè)為-側(cè)的方式對電容器13進行充電。此時，控制電路電源14的負電壓VEE作為用于將第一晶體管21維持在截止狀態(tài)的負柵極電壓，經(jīng)由開關(guān)元件30、低壓側(cè)電源端子Ilb輸入至第一晶體管21的控制端子。
之后，基于高壓側(cè)輸入控制信號2、及低壓側(cè)輸入控制信號3來控制第一晶體管21、第二晶體管22、及開關(guān)元件30的導通和截止，使得第一晶體管21變?yōu)閷?，第二晶體管22及開關(guān)元件30變?yōu)榻刂?。由于第一晶體管21及第二晶體管22分別為常導通型的η溝道FET，因此，通過將源極端子的電壓作為高壓側(cè)電源端子的電壓施加到柵極，使得各晶體管成為導通狀態(tài)。此時，第一晶體管21導通，使得輸出端子4的電位上升到正電壓VDD附近。
另一方面，此時，第二晶體管22及開關(guān)30截止，因此，電容器13與控制電路電源14斷開，起到第一控制電路11的電源的作用。電容器13的+側(cè)的電位為第一晶體管21與第二晶體管22之間的連接節(jié)點的電位(即，輸出端子4的電位)，_側(cè)的電位變得低于該連接節(jié)點的電位，因此，能向第一晶體管21的柵極提供比該連接節(jié)點的電位更低的電壓，其結(jié)果，能夠在此后的開關(guān)中可靠地使第一晶體管21截止。
圖2是表示在本發(fā)明所涉及的驅(qū)動電路I中、利用η溝道MOSFET (金屬-氧化層-半導體-場效晶體管)31來實現(xiàn)開關(guān)元件30時的結(jié)構(gòu)例的電路圖。對于圖2所示的驅(qū)動電路la，通過將開關(guān)元件30置換成M0SFET31，能夠應對更高速下的開關(guān)，因而能實現(xiàn)驅(qū)動電路的高速化。另外，圖2中，M0SFET31的一端與低于接地點呀VSS的負電壓VEE相連接，因此，作為高壓側(cè)輸入控制信號3，若以VEE為基準向M0SFET31的柵極輸入的電壓高于M0SFET31的閾值電壓，則M0SFET31導通，若以VEE為基準向M0SFET31的柵極輸入的電壓低于該閾值電壓，則M0SFET31截止。另外，開關(guān)元件30并不限于MOSFET，當然也可以使用雙極晶體管，或使用由寬帶隙半導體所構(gòu)成的元件。
圖3是在利用M0SFET31來實現(xiàn)開關(guān)元件30的圖2的驅(qū)動電路Ia中，采用由第二控制電路12的輸出端子來提供用于使M0SFET31導通和截止的控制信號的圖。即，圖3所示的驅(qū)動電路Ib考慮了高壓側(cè)輸入控制信號3在第二控制電路12內(nèi)產(chǎn)生的信號延遲，使得M0SFET31在第二晶體管22變?yōu)閷?截止)的時刻下變?yōu)閷?截止)。
由此，能防止M0SFET31在第二晶體管從第一晶體管21導通且第二晶體管22截止的狀態(tài)切換為導通之前變?yōu)閷顟B(tài)，因而能防止M0SFET31在輸出端子4處于高電位的狀態(tài)下變?yōu)閷ā?br> M0SFET31變?yōu)閷ê螅娙萜?3的一端及第一控制電路11的低壓側(cè)電源端子Ilb被施加負電壓VEE，電容器13的另一端及第一控制電路11的高壓側(cè)電源端子Ila被施加輸出端子4的電壓。這里，假設在第一晶體管處于導通狀態(tài)時M0SFET31仍為導通狀態(tài)，則輸出端子4的電壓在最壞的情況下可能會上升到VDD，從而向電容器13的兩端及第一控制電路11施加預想外的高電壓。
然而，在圖3所示的驅(qū)動電路Ib中，能夠可靠地防止M0SFET31在第一晶體管21導通即輸出端子4處于高電壓的狀態(tài)下變?yōu)閷ǎ虼?，可以使用反峰電壓較低的電容器13，并能防止第一控制電路11不進行動作。
圖4是表示實現(xiàn)本發(fā)明所涉及的驅(qū)動電路的其它實施方式的電路圖，圖5是其動作的信號波形圖。在圖4所示的驅(qū)動電路Ic中，由AND(與門)電路9對高壓側(cè)輸入控制信號3(圖5(a))、和經(jīng)由延遲電路8的該低壓側(cè)輸入控制信號3的延遲信號(圖5(b))獲取邏輯積，并將該邏輯積信號(圖5(c))作為用于使M0SFET31導通和截止的控制信號，輸入到M0SFET31的柵極。延遲電路8的延遲時間設定為與低壓側(cè)輸入控制信號3在第二控制電路12中所產(chǎn)生的信號延遲時間相等，或者比該信號延遲時間更長。
由此，能可靠地使M0SFET31在輸出端子4處于低電壓的狀態(tài)下導通，并且，在向低壓側(cè)輸入控制信號3輸入使第二晶體管22截止的控制信號時，M0SFET31立刻截止。因此，能可靠地防止M0SFET31在輸出端子4處于高電壓的狀態(tài)下導通。
圖6是表示實現(xiàn)本發(fā)明所涉及的驅(qū)動電路的另一個實施方式的電路圖，在圖6所示的驅(qū)動電路Id中，對低壓側(cè)輸入控制信號3、和第二控制電路12的輸出信號(第二控制信號7)獲取邏輯積，并將該邏輯積信號作為用于使M0SFET31導通和截止的控制信號，輸入到M0SFET31的柵極端子。
上述驅(qū)動電路Id與上述驅(qū)動電路Ic同樣，能可靠地防止M0SFET31在輸出端子4處于高電壓的狀態(tài)下導通。
在上述驅(qū)動電路1、以及驅(qū)動電路Ia Id中，向第二控制電路12、及第二晶體管22的柵極提供負電壓VEE，并且在第二晶體管處于導通狀態(tài)時、經(jīng)由變?yōu)閷顟B(tài)的開關(guān)元件30(M0SFET31)來對電容器13進行充電，從而能向第一控制電路11、及第一晶體管21提供負電壓，因而能在不另外設置控制電路電源14以外的絕緣電源的情況下，提供用于使第一晶體管21截止的負電壓。
另外，在上述實施方式中，對第一晶體管21及第二晶體管22是由寬帶隙半導體所構(gòu)成的常導通型FET的情況進行了詳細說明。在第一晶體管21及第二晶體管22是閾值電壓為2V左右的常導通型FET的情況下，為了使第一晶體管21及第二晶體管22導通，另外設置用于使與晶體管的源極相連接的高壓側(cè)電源端子lla(12a)的電壓至少上升到晶體管的閾值電壓以上的電源電路，并將該上升后得到的電壓輸入到柵極端子。
[實施方式2]
此外，圖7是表示將常導通型FET的閾值電壓Vth設為-2.5時的該FET的反向?qū)ㄌ匦?向漏極側(cè)施加相對于源極為負電壓Vds時的在漏極-源極之間流過的電流Id的變化)對柵極電壓Vgs的依賴性的曲線圖，表示了從左起使Vgs從-5V逐步增加到+0.5V時的特性變化。
根據(jù)圖7，在閾值電壓Vth為-2.5V左右的情況下，當在截止狀態(tài)下施加的柵極電壓Vgs為-5.0V、-4.5V、-4.0V時，進入反向?qū)顟B(tài)的反向?qū)ㄉ仙妷悍謩e為-2.5V、-2.0V、-1.5V。本實施方式中，在第一晶體管21或者第二晶體管22為常導通型FET的情況下，對第三電源電壓的值進行調(diào)整，使得該反向?qū)ㄉ仙妷涸?1.5V -3.0V的范圍內(nèi)。即，將第三電源電壓VEE設定在-5.0V -4.0V的范圍內(nèi)，使得經(jīng)由第三電源電壓VEE提供的柵極電壓Vgs在-5.0V -4.0V的范圍內(nèi)。
由此，對于第一晶體管21、或者第二晶體管22，即使在使用常導通型FET的情況下，也能在-1.5V -3.0V范圍內(nèi)的絕對值被降低的反向?qū)ㄉ仙妷合逻M行反向?qū)▌幼鳌?br> 由于逆變器用中通常所使用的FWD的正方向電壓在1.5V 3.0V左右，因此，通過采用這種結(jié)構(gòu)，并使用本發(fā)明的驅(qū)動電路I (Ia Id)，能夠在不具備通常需要與逆變器用開關(guān)元件進行并聯(lián)連接的FWD的情況下，可靠地進行反向?qū)▌幼鳌?br> 工業(yè)上的實用性
本發(fā)明可用于向開關(guān)元件的控制端子提供用于控制的電壓的驅(qū)動電路，特別是通過將本發(fā)明的驅(qū)動電路用于使用了 GaN、SiC等的寬帶隙半導體的開關(guān)元件的控制，能夠利用簡單的電路結(jié)構(gòu)來向具有常導通特性的開關(guān)元件、或者具有閾值電壓低至2V左右的常截止特性的開關(guān)元件提供用于使該開關(guān)元件截止的負電壓。
標號說明
Ula Id:本發(fā)明所涉及的驅(qū)動電路
2:高壓側(cè)輸入控制信號
3:低壓側(cè)輸入控制信號
4:輸出端子
5:高壓電源
6:第一控制信號
7:第二控制信號
8:延遲電路
9:AND 電路
11:第一控制電路(高壓側(cè))
Ila:高壓側(cè)電源端子
Ilb:低壓側(cè)電源端子
12:第二控制電路(低壓側(cè))
12a:高壓側(cè)電源端子
12b:低壓側(cè)電源端子
13:電容器
14:控制電路電源
21:第一晶體管
22:第二晶體管
30:開關(guān)元件
31 =MOSFET
VDD:正電壓(第一電源電壓)
VSS:接地電位(第二電源電壓)
VEE:負電壓(第三電源電壓)
權(quán)利要求
1.一種驅(qū)動電路， 在該驅(qū)動電路中，輸入輸出端子對的一端與第一電源電壓相連接的第一晶體管、與輸入輸出端子對的一端與比所述第一電源電壓更低的第二電源電壓相連接的第二晶體管進行串聯(lián)連接，并輸出所述第一晶體管與第二晶體管之間的中間節(jié)點的電壓， 該驅(qū)動電路的特征在于，包括: 第一控制電路，該第一控制電路具有高壓側(cè)電源端子及低壓側(cè)電源端子，并基于輸入信號向所述第一晶體管的控制端子輸出用于對所述第一晶體管的導通和截止進行控制的第一控制信號； 第二控制電路，該第二控制電路具有高壓側(cè)電源端子及低壓側(cè)電源端子，并基于輸入信號向所述第二晶體管的控制端子輸出用于對所述第二晶體管的導通和截止進行控制的第二控制信號； 開關(guān)元件；以及 電容器，該電容器生成向所述第一控制電路提供的電源電壓， 所述電容器的一端經(jīng)由所述開關(guān)元件與比所述第二電源電壓更低的第三電源電壓相連接，另一端與所述第一晶體管的所述輸入輸出端子的另一端相連接， 所述電容器 的一端的電壓提供給所述第一控制電路的所述低壓側(cè)電源端子， 所述第三電源電壓提供給所述第二控制電路的所述低壓側(cè)電源端子， 所述第一控制電路在使所述第一晶體管截止的情況下，將提供給所述第一控制電路的所述低壓側(cè)電源端子的電壓作為所述第一控制信號進行輸出， 所述第二控制電路在使所述第二晶體管截止的情況下，將提供給所述第二控制電路的所述低壓側(cè)電源端子的電壓作為所述第二控制信號進行輸出， 當所述第二晶體管處于導通狀態(tài)時，進行控制使所述開關(guān)元件成為導通狀態(tài)。
2.如權(quán)利要求1所述的驅(qū)動電路，其特征在于， 所述第一晶體管是由寬帶隙半導體所構(gòu)成的常導通型的η溝道FET， 所述第一控制電路的所述高壓側(cè)電源端子與所述第一晶體管的所述輸入輸出端子的另一端相連接。
3.如權(quán)利要求1或2所述的驅(qū)動電路，其特征在于， 所述第二晶體管是由寬帶隙半導體所構(gòu)成的常導通型的η溝道FET， 所述第二控制電路的所述高壓側(cè)電源端子與所述第二電源電壓相連接。
4.如權(quán)利要求1至3中任一項所述的驅(qū)動電路，其特征在于， 所述開關(guān)元件由MOSFET構(gòu)成。
5.如權(quán)利要求4所述的驅(qū)動電路，其特征在于， 基于所述第二控制信號來控制所述開關(guān)元件的導通和截止。
6.如權(quán)利要求4所述的驅(qū)動電路，其特征在于， 基于輸入到所述第二控制電路的所述輸入信號與該輸入信號的延遲信號的邏輯積信號來控制所述開關(guān)元件的導通和截止。
7.如權(quán)利要求4所述的驅(qū)動電路，其特征在于， 基于輸入到所述第二控制電路的所述輸入信號與所述第二控制信號的邏輯積信號來控制所述開關(guān)元件的導通和截止。
8.如權(quán)利要求1至7中任一項所述的驅(qū)動電路，其特征在于， 所述第一晶體管為常導通型的η溝道FET， 所述第三電源電壓設定為當由于所述第一控制信號的輸入導致所述第一晶體管處于截止狀態(tài)時，所述第一晶體管能夠進行反向?qū)▌幼鞯碾妷骸?br> 9.如權(quán)利要求1至8中任一項所述的驅(qū)動電路，其特征在于， 所述第二晶體管為常導通型的η溝道FET， 所述第三電源電壓設定為當由于所述第二控制信號的輸入導致所述第二晶體管處于截止狀態(tài)時，所述第二晶體管能夠進行反向?qū)▌幼鞯碾妷骸?br> 10.如權(quán)利要求8或9所述的驅(qū)動電路，其特征在于， 對所述第三電源電壓進行設定，使得所述第一晶體管或所述第二晶體管中的至少某一個的反向?qū)ㄉ?升電壓在-1.5V -3.0V的范圍內(nèi)。
全文摘要
本發(fā)明實現(xiàn)一種能在不另外設置絕緣電源的情況下向高壓側(cè)電路提供負柵極電壓的柵極驅(qū)動電路。在第一晶體管(21)與第二晶體管進行串聯(lián)連接的半橋電路中，驅(qū)動電路(1)包括電容器(13)，該電容器(13)用于經(jīng)由第一控制電路(11)將負柵極電壓提供給高壓側(cè)的第一晶體管(21)；以及控制電路電源(14)，該控制電路電源(14)用于經(jīng)由第二控制電路(12)將負柵極電壓提供給低壓側(cè)的第二晶體管(22)，電容器(13)的一端經(jīng)由開關(guān)元件(30)與控制電路電源(14)的-端子側(cè)的負電壓VEE相連接，另一端與輸出端子(4)的電壓相連接；對開關(guān)元件(30)進行控制，使其在第二晶體管(22)變?yōu)閷顟B(tài)的時刻下導通。
文檔編號H03K17/06GK103168421SQ201180050148
公開日2013年6月19日 申請日期2011年7月25日 優(yōu)先權(quán)日2010年10月18日
發(fā)明者木原誠一郎, 仲嶋明生 申請人:夏普株式會社