專利名稱：集成電路時鐘管理技術的制作方法
技術領域：
本發(fā)明大致系針對時鐘管理，且具體而言，系針對集成電路時鐘管理技術。
背景技術：
傳統(tǒng)上，計算機系統(tǒng)的電源管理藉由調整系統(tǒng)時鐘頻率(以及頻繁地調整系統(tǒng)時 鐘的關聯(lián)電壓)而于給定的效能位準上得到最佳(或接近最佳)省電狀態(tài)來實施。一般而 言，該系統(tǒng)時鐘頻率藉由改變提供給該系統(tǒng)時鐘之鎖相環(huán)(phase locked loop, PLL)的頻 率來調整。不幸地，當鎖相環(huán)的頻率被調整時，于該鎖相環(huán)再鎖定(re-lock)以使該系統(tǒng)可 恢復正常運作前可能會有數(shù)百微秒(microsecond)的潛伏(latency)。于利用復數(shù)個鎖相 環(huán)的處理器系統(tǒng)中，每一個鎖相環(huán)提供給不同的子系統(tǒng)各別的時鐘信號，該系統(tǒng)的潛伏會 假設為具有最大再鎖定潛伏的該鎖相環(huán)的潛伏。此外，于利用復數(shù)個鎖相環(huán)的系統(tǒng)中，同步 化由該鎖相環(huán)提供之各別時鐘信號可需要相對較復雜的解決方案。傳統(tǒng)上，計算機系統(tǒng)的電源管理已藉由數(shù)種不同的技術來改善。舉例而言，早 期的計算機系統(tǒng)已實行先進電源管理(advanced powermanagement ；APM)適用設計，該 設計系通過基本輸入輸出系統(tǒng)(basicinput output system ;BI0S)而采用操作系統(tǒng) (operating system ；OS)控制電源管理。如今，大部分的計算機系統(tǒng)采用先進組構與電源接 口(advancedconfiguration and power interface ；ACPI)適用設計以增益電源管理。該 ACPI規(guī)格提供操作系統(tǒng)通過BIOS控制系統(tǒng)電源管理，該規(guī)格提供該操作系統(tǒng)直接控制低 階硬件零件的方法，使得該操作系統(tǒng)幾乎能完全控制電源節(jié)省。一般來說，該ACPI規(guī)格促 使先前僅見于攜帶型計算機之電源管理功能引進至桌上型計算機及服務器。舉例而言，計 算機系統(tǒng)可被置于極低電力狀態(tài)且該狀態(tài)能藉由普通的中斷指令(interrupt)而可快速 地喚醒該計算機。該ACPI 規(guī)格定義了 7 個狀態(tài)(G0、G1-S1、G1-S2、G1-S3、G1-S4、G2 與 G3)用于 ACPI 適用(ACPI-compliant)計算機系統(tǒng)。該GO狀態(tài)為該計算機系統(tǒng)的正常工作狀態(tài)。于該GO 狀態(tài)中，中央處理單元(centralprocessing unit ；CPU)可執(zhí)行指令或重復地進出低電源狀態(tài)，例如CO-Cn與D0-D3。舉例而言，膝上型計算機系統(tǒng)使用電池電源時會慣例地關閉目 前未使用的裝置。該Gl狀態(tài)再區(qū)分為四個睡眠狀態(tài)Sl到S4。于Sl模式中，將系統(tǒng)從狀態(tài) Gl帶入GO狀態(tài)所需的時間最短，其為最耗電源的睡眠模式。該G2狀態(tài)與G3狀態(tài)(機械關 閉)幾乎相同，但于G2狀態(tài)中，某些組件仍保有電源使得該計算機能對應來自鍵盤、局域網(wǎng) 絡(local area network ;LAN)裝置或通用串行總線(universal serial bus ;USB)裝置等 的輸入而蘇醒。該G2狀態(tài)一般對應用戶發(fā)出的關閉命令而藉由操作系統(tǒng)來啟動。該裝置 狀態(tài)D0-D3與裝置有關。于該DO狀態(tài)，該裝置處于全啟動(fully-on)操作狀態(tài)。該Dl與 D2狀態(tài)為中等電源狀態(tài)，該狀態(tài)的定義根據(jù)裝置而有所不同。于該D3狀態(tài)，該裝置的電源 關閉且不作反應。該ACPI規(guī)格定義4個中央處理單元(CPU)電源狀態(tài)，即CO至C3。該CO狀態(tài)為中 央處理單元操作狀態(tài)。該Cl狀態(tài)為該中央處理單元不執(zhí)行指令，但能瞬間返回執(zhí)行狀態(tài)。 該C2狀態(tài)為該中央處理單元維持所有軟件顯現(xiàn)狀態(tài)，但會花費較長時間來喚醒。于該C3 狀態(tài)，該中央處理單元不需要保持其快取同調(cache coherent)，但要保持中央處理單元 的狀態(tài)。該ACPI規(guī)格定義16個裝置或中央處理單元(分別地操作于DO或CO)可進入之 效能(P)狀態(tài)。雖然該P狀態(tài)與實施任務有關，PO卻永遠代表最高的效能狀態(tài)，而Pl至Pn 依序代表較低的效能狀態(tài)直到η達到實施任務所特定的η限制，該η值會小于或等于16。參考圖1，顯示一種習知鎖相環(huán)(PLL) 100于頻率提供應用裝置適當?shù)妮敵鰰r鐘信 號，該頻率反應于參考時鐘信號與一個或多個關聯(lián)的除法器(divider)數(shù)值。提供該參考 時鐘信號至該鎖相環(huán)100的輸入除法器102的輸入端。輸入除法器102的除法器數(shù)值藉由 儲存于輸入除法器緩存器104的數(shù)值來支配。該輸入除法器102的輸出端耦接于相位偵測 器106的第一輸入端，其中該偵測器的輸出端耦接于回路濾波器108的輸入端。該回路濾 波器108的輸出端耦接于充電幫浦(charg印ump)110的輸入端，其中該幫浦的輸出端耦接 于電壓控制振蕩器(voltage controlled oscillator ;VC0) 112的輸入端。該電壓控制振 蕩器112的輸出端耦接于回授除法器(feedback divider) 114的輸入端，其中該回授除法 器114的輸出端耦接于該相位偵測器106的第二輸入端。該回授除法器114的除法器數(shù)值 藉由儲存于回授除法器緩存器116的數(shù)值所支配。參考圖2，顯示一種習知處理器系統(tǒng)200，包括可以用與圖1的鎖相環(huán)100相同方 法來設定之單一鎖相環(huán)202。該鎖相環(huán)202耦接于電源管理狀態(tài)控制器204，該控制器用以 將數(shù)值寫入該鎖相環(huán)202之一個或多個緩存器(例如輸入與回授除法器緩存器)以使該鎖 相環(huán)202于一需求的頻率提供中央處理單元時鐘信號給中央處理單元206以搭配給定之電 源狀態(tài)。參考圖3，顯示一種習知的處理器系統(tǒng)300，利用多重鎖相環(huán)。主要的鎖相環(huán)302 接收參考時鐘信號且分別地提供輸出時鐘信號(具有需求的頻率)給鎖相環(huán)304與鎖相環(huán) 306的輸入端。該鎖相環(huán)304提供中央處理單元時鐘信號給中央處理單元310而該鎖相環(huán) 306提供時鐘信號至電路312，該電路可為中央處理單元或需要時鐘信號之其它電路。該鎖 相環(huán)304與306可于相同或不同頻率提供時鐘信號。該鎖相環(huán)302、304與306耦接至電源 管理狀態(tài)控制器308，該控制器用以將數(shù)值寫入該鎖相環(huán)302至306之緩存器(例如輸入與 回授除法器緩存器)以使該鎖相環(huán)304與306于對應需求電源狀態(tài)之一個或多個需求頻率 提供時鐘信號。應該察覺到當由該鎖相環(huán)302至306所提供之時鐘信號的頻率于同一時間改變時，與頻率改變相關聯(lián)的潛伏對應于該鎖相環(huán)302至306中最慢一個的再鎖定時間。當前需要的時鐘管理技術大致上要能縮短關聯(lián)于時鐘信號的頻率調整的潛伏。

發(fā)明內容
為解決習知技術的缺失，本發(fā)明提供一種時鐘產(chǎn)生器，包括第一電路，具有第一 時鐘輸入端用以于第一頻率接收第一時鐘信號，和第二時鐘輸入端用以于第一頻率接收第 二時鐘信號，以及輸出端，其中，該第二時鐘信號與該第一時鐘信號之間具有相位差；以及， 第二電路，耦接于該第一電路，該第二電路具有模式信號輸入端用以接收模式信號，其中， 該第一電路的輸出端用以提供產(chǎn)生時鐘信號且該產(chǎn)生時鐘信號的有效頻率系依據(jù)該第一 與第二時鐘信號與該模式信號決定。本發(fā)明更提供一種時鐘產(chǎn)生器系統(tǒng)，包括第一電路，具有第一時鐘輸入端用以于 第一頻率接收第一時鐘信號、第二時鐘輸入端用以于第一頻率接收第二時鐘信號、以及輸 出端，其中，該第二時鐘信號與該第一時鐘信號之間具有相位差；第二電路，耦接于該第一 電路，該第二電路具有模式信號輸入端用以接收模式信號，其中，該第一電路的輸出端用以 提供產(chǎn)生時鐘信號且該產(chǎn)生時鐘信號的有效頻率系依據(jù)該第一與第二時鐘信號與該模式 信號決定；以及，鎖相環(huán)，包含用以提供該第一時鐘信號的第一輸出端與用以提供該第二時 鐘信號的第二輸出端。本發(fā)明又提供一種方法，包括于第一頻率接收正交時鐘信號；接收模式信號；以 及，提供產(chǎn)生時鐘信號且其有效頻率系依據(jù)該正交時鐘信號與該模式信號決定。


本發(fā)明藉由參考附加圖示使技術領域中具有通常知識者對本發(fā)明可有較佳的了 解，且明了其許多特色與優(yōu)點。圖1是習知鎖相環(huán)的電子方塊圖。圖2是利用單一鎖相環(huán)的習知處理器系統(tǒng)的電子方塊圖。圖3是利用多重鎖相環(huán)的習知處理器系統(tǒng)的電子方塊圖。圖4是利用單一鎖相環(huán)搭配根據(jù)本發(fā)明不同實施例所設定的多重時鐘產(chǎn)生器之 處理器系統(tǒng)的電子方塊圖。圖5是利用時鐘產(chǎn)生器系統(tǒng)的處理器系統(tǒng)的電子方塊圖，該時鐘產(chǎn)生器系統(tǒng)包括 時鐘狀態(tài)裝置與根據(jù)本發(fā)明不同態(tài)樣所設定的多重時鐘產(chǎn)生器。圖6是一種根據(jù)本發(fā)明一實施例所設定的示范時鐘產(chǎn)生器的電子方塊圖。圖7是一種由參考時鐘信號(REFCLK)產(chǎn)生且提供至圖6時鐘產(chǎn)生器之個別時鐘 輸入端之示范正交時鐘信號(CLK_0與CLK_90)的信號圖標。圖8是采用顯示于圖7的正交時鐘信號(CLK_0與CLK_90)之示范時鐘產(chǎn)生器(邊 緣選擇電路)的電子方塊圖。圖9是相關聯(lián)圖6時鐘產(chǎn)生器的不同信號的示范信號圖。圖10是一種提供給圖6時鐘產(chǎn)生器之時鐘輸入端的正交時鐘信號(CLK_0與 CLK_90)以及三組提供于圖6時鐘產(chǎn)生器輸出端的示范產(chǎn)生時鐘信號(GEN_CLK)之示范信 號圖標。
圖11是提供產(chǎn)生時鐘信號的示范程序流程圖，該產(chǎn)生時鐘信號系反應于正交時 鐘信號與模式信號。于不同圖標使用相同的參考符號代表相似或完全相同的物品。
具體實施例方式根據(jù)本發(fā)明之不同的實施例，本文描述一種可程序化時鐘產(chǎn)生器，提供具有相當 寬帶域之產(chǎn)生時鐘信號。該時鐘產(chǎn)生器系組構成能于產(chǎn)生時鐘信號(響應模式信號)中促 進頻率改變而無需藉由修正時鐘信號(如正交(quadrature)時鐘信號)的頻率，該時鐘信 號系由與該時鐘產(chǎn)生器關連之鎖相環(huán)(PLL)提供。當應用于采用多重時鐘領域的現(xiàn)代微處 理系統(tǒng)時，該時鐘產(chǎn)生器技術特別地占優(yōu)勢，每一時鐘可操作于不同頻率且可響應例如電 源管理狀態(tài)的改變而頻繁地改變頻率。因此，多重時鐘產(chǎn)生器(如每一時鐘領域配有一個) 可用以促進于該時鐘領域操作頻率的獨立且頻繁的改變。根據(jù)本發(fā)明之一態(tài)樣，脈沖移除(pulse removal)技術可用以提供產(chǎn)生時鐘信號 的有效頻率之加強調整。根據(jù)此實施例，產(chǎn)生時鐘信號的有效頻率藉由周期性脈沖跳躍 (pulse skipping)予以修正(也就是，從產(chǎn)生時鐘信號的時鐘流(clock stream)中的每 一選定時間周期移除一個或多個時鐘脈沖)。根據(jù)本發(fā)明之不同態(tài)樣，單一鎖相環(huán)可用以 提供正交時鐘信號予多個時鐘產(chǎn)生器，該產(chǎn)生器不包括內部鎖相環(huán)。該時鐘產(chǎn)生器可于不 同頻率提供個別產(chǎn)生時鐘信號給關聯(lián)的時鐘邏輯電路。該關聯(lián)的時鐘邏輯電路相當于一個 或多個中央處理單元核心、北橋電路(Northbridge circuit)、存儲器區(qū)塊等。當時鐘處理 器提供產(chǎn)生時鐘信號給靜態(tài)時鐘邏輯電路時，該時鐘產(chǎn)生器可利用周期性脈沖跳躍(也就 是，于時鐘流的每一預定時間周期期間從該時鐘流移除一個或多個脈沖)。根據(jù)本發(fā)明之不 同態(tài)樣，時鐘產(chǎn)生器可設計成提供具有高頻粒度(highfrequency granularity)的產(chǎn)生信 號并且該產(chǎn)生時鐘信號的頻率無法立即地由習知時鐘除法器提供。使用于本文的名詞「耦 接」同時包括組件(或區(qū)塊)間的直接電性連接與藉由一個或多個介于其中的組件(或區(qū) 塊)所提供之組件(或區(qū)塊)間的間接電性連接。使用于本文的名詞「實際頻率」意指頻 率的實現(xiàn)無需利用脈沖跳躍。使用于本文的名詞「有效頻率」意指利用脈沖跳躍或不利用 脈沖跳躍所實現(xiàn)的頻率。于本發(fā)明中，「脈沖跳躍」意指從預定時間周期內從時鐘流移除一 個或多個脈沖。當習知觸發(fā)器構型(flip-flop based)的計數(shù)頻率除法器可用以提供產(chǎn)生時鐘信 號，習知觸發(fā)器構型的計數(shù)頻率除法器無法立即設定以提供任意的(arbitrary)時鐘信號 波形且通常僅就參考時鐘信號的上升邊緣交替開關(toggle on)。因此，使用習知觸發(fā)器構 型的計數(shù)頻率除法器于頻率產(chǎn)生出時鐘信號需要參考時鐘信號具有四倍于用以產(chǎn)生該相 同頻率的時鐘信號(使用根據(jù)本發(fā)明所設定的時鐘產(chǎn)生器)的頻率。此外，習知觸發(fā)器構 型的計數(shù)頻率除法器沒有能力產(chǎn)生一的除數(shù)或一又二分之一的除數(shù)。雖然習知的轉移緩存 器(shift register)可作為時鐘產(chǎn)生器以產(chǎn)生出任意的時鐘信號波形，習知的轉移緩存器 也需要參考時鐘信號具有四倍于該產(chǎn)生出來的時鐘信號之頻率，以用來產(chǎn)生該相同頻率的 時鐘信號(使用根據(jù)本發(fā)明所設定的時鐘產(chǎn)生器)。于高頻的應用中，在四倍于產(chǎn)生時鐘信 號的頻率產(chǎn)生參考時鐘訊號會消耗相當龐大的能量且不太實用。根據(jù)本發(fā)明之一態(tài)樣，時鐘產(chǎn)生器包括第一電路與第二電路。該第一電路包括用以于第一頻率接收第一時鐘信號之第一時鐘輸入端，用以于該第一頻率接收第二時鐘信號 之第二時鐘輸入端，以及輸出端。根據(jù)此態(tài)樣，該第二時鐘信號與該第一時鐘信號之間具有 相位差(out-of-phase)。該第二電路耦接至該第一電路且包括用以接收模式信號的模式信 號輸入端。該第一電路的輸出端用以提供產(chǎn)生時鐘信號，該產(chǎn)生時鐘信號的有效頻率系依 據(jù)該第一與第二時鐘信號與該模式信號而決定。根據(jù)本發(fā)明之另一實施例，時鐘產(chǎn)生器系統(tǒng)包括時鐘產(chǎn)生器與鎖相環(huán)。該時鐘產(chǎn) 生器包括第一電路與第二電路。該第一電路包括用以于第一頻率接收第一時鐘信號之第一 時鐘輸入端，用以于第一頻率接收第二時鐘信號之第二時鐘輸入端，以及輸出端。該第二時 鐘信號與該第一時鐘信號之間具有相位差。該第二電路耦接至該第一電路且包括用以接收 模式信號的模式信號輸入端。該第一電路的輸出端用以提供產(chǎn)生時鐘信號，該產(chǎn)生時鐘信 號的有效頻率系依據(jù)第一與第二時鐘信號與該模式信號而決定。該鎖相環(huán)包括用以提供該 第一時鐘信號之第一輸出端以及用以提供該第二時鐘信號之第二輸出端。根據(jù)本發(fā)明之另一態(tài)樣，提供一種方法，包括于第一頻率接收正交時鐘信號、接收 模式信號以及提供產(chǎn)生時鐘信號，該產(chǎn)生時鐘信號的有效頻率系依據(jù)該正交時鐘信號與該 模式信號來決定。參考圖4，顯示一種范例處理器系統(tǒng)400，包括兩組根據(jù)本發(fā)明之不同態(tài)樣而設定 之時鐘產(chǎn)生器404與406。該時鐘產(chǎn)生器404與406從鎖相環(huán)(PLL) 402接收正交時鐘信 號，而該鎖相環(huán)402由例如晶體振蕩器接收參考時鐘信號。該時鐘產(chǎn)生器404與406用以 產(chǎn)生能響應該正交時鐘信號的每一時鐘邊緣而上升(或下降)之時鐘信號。接下來有更詳 細的描述，該時鐘產(chǎn)生器404與406促進時鐘信號的頻率的修正，該時鐘信號系由該時鐘產(chǎn) 生器404與406提供且不改變該鎖相環(huán)402的輸入除法器與回授除法器。于此方式中，相 關于頻率改變的再鎖定該鎖相環(huán)402之潛伏實質上可以避免。此外，由該產(chǎn)生器404與406 所提供之時鐘信號的頻率可以相當有效率的方式來獨自地改變。至少于一實施例中，當時 鐘信號的頻率改變時，該頻率漸增地改變以減少可能產(chǎn)生的感應噪聲。盡管只有兩組時鐘 產(chǎn)生器顯示于圖4，應該要了解到任何數(shù)量的時鐘產(chǎn)生器(如每一個時鐘領域配有一個)可 被應用于根據(jù)一個或多個所揭露的實施例而設定的系統(tǒng)中。如圖標，該產(chǎn)生器404提供產(chǎn)生時鐘信號(GEN_CLK1)予中央處理單元408。同樣 地，該產(chǎn)生器406提供產(chǎn)生時鐘信號(GEN_CLK2)予中央處理單元410。該產(chǎn)生器404與406 耦接于電源管理模塊(如電源管理狀態(tài)控制器)412，該電源管理模塊412提供信息給順序 邏輯電路(sequential logic circuit)(圖4無顯示)，該順序邏輯電路(如時鐘狀態(tài)裝 置)用以提供個別的圖形(pattern)(使能或模式位樣式；enable or mode bit)給該產(chǎn)生 器404與406，該產(chǎn)生器404與406使用該圖型以于需求的頻率產(chǎn)生該個別的產(chǎn)生時鐘信 號。應該要了解到該產(chǎn)生時鐘信號的頻率可根據(jù)本文揭露的不同技術，響應除了電源管理 項目之外的項目而改變。應該也要了解到雖然本文的討論集中于使用正交時鐘信號搭配該 產(chǎn)生器404與406，描述于本文的技術可廣泛地延伸至使用多重時鐘信號的時鐘產(chǎn)生器，該 多重時鐘信號具有建立的相位關以提供具有需求頻率的產(chǎn)生時鐘信號。舉例而言，具有漸 增的45度相位關系的四組時鐘信號(也就是，第一時鐘信號位于零度、第二時鐘信號位于 45度、第三時鐘信號位于90度、以及第四時鐘信號位于135度)可用以于每一時鐘周期提 供8個時鐘邊緣。
參考圖5，顯示一種利用時鐘產(chǎn)生器系統(tǒng)的處理器系統(tǒng)500，該時鐘產(chǎn)生器系統(tǒng)使 用單一鎖相環(huán)502以提供產(chǎn)生時鐘信號(GCLKO、GCLKl、NCLK、與NCLK2X)予多重處理器子 系統(tǒng)506、508、510、與512。于圖5中，該處理器子系統(tǒng)506、508、510、與512分別對應于第 一處理器核心(核心0)、第二處理器核心(核心1)、北橋(NB)、以及存儲器模塊(DDR2)。 應該要了解到本文所揭露的技術可輕易延伸至包含多于或少于雙核心的處理器系統(tǒng)。該處 理器系統(tǒng)500包括時鐘狀態(tài)裝置514與多重時鐘產(chǎn)生器520、522、524、與526，每一時鐘產(chǎn) 生器根據(jù)本發(fā)明不同的實施例來設定以于相同或不同的頻率提供該產(chǎn)生時鐘信號(GCLK0、 60^0(、與1^2 。響應由電源管理模塊(可實施于北橋中)或其它子系統(tǒng)接收的輸 入，該時鐘狀態(tài)裝置514提供適當?shù)膱D形予每一時鐘產(chǎn)生器520至526。于通常實施時，該 時鐘狀態(tài)裝置514包括用于每一時鐘產(chǎn)生器520至526之分離狀態(tài)裝置(用以分別地產(chǎn)生 適當?shù)膱D形)。為了減少關于提供圖形給該時鐘產(chǎn)生器520與522的等待遲滯(overhead)， 可于每一正交時鐘周期利用兩組使能位。在此情況中，每一使能位被提供給每一時鐘產(chǎn)生 器520與522之兩組輸入端。應該要了解到僅于每一正交時鐘周期提供兩組使能位減少該 可提供之產(chǎn)生時鐘信號的頻率的分辨率。參考圖6，描述一種時鐘產(chǎn)生器600包括八個觸發(fā)器(eight-flip-flops) 602、八 個觸發(fā)器604、八個觸發(fā)器606與八個觸發(fā)器608。該觸發(fā)器602至608可為，例如，邊緣觸 發(fā)(edge-triggered) D型觸發(fā)器或流通閂(flow-through latch)。于圖6的時鐘產(chǎn)生器 600中，于該時鐘信號CLK_0的每八個處理器周期會提供新的圖形給該觸發(fā)器602至608之 數(shù)據(jù)輸入端。于每八個正交時鐘周期提供新的圖形(如二或四位的圖形)減少產(chǎn)生該圖形 (該圖形對應于時鐘設備之需求頻率)的狀態(tài)裝置(或其它邏輯電路)的必要復雜性。應 該要了解到假使有需要的話，根據(jù)應用的方式，狀態(tài)裝置可設計成于每一個正交時鐘周期 產(chǎn)生新的圖形。該觸發(fā)器602的個別輸出被提供予多工器610的個別數(shù)據(jù)輸入端，該多工 器610的輸出端耦接于邊緣選擇電路622之第一數(shù)據(jù)輸入端(ΕΝ_0)。相同地，該觸發(fā)器604 的個別輸出被提供予多工器612的個別數(shù)據(jù)輸入端，該多工器612的輸出端耦接于邊緣選 擇電路622之第二數(shù)據(jù)輸入端(EN_90)。于相似的方法中，該觸發(fā)器606的個別輸出被提供 予多工器614的個別數(shù)據(jù)輸入端，該多工器614的輸出端耦接于邊緣選擇電路622之第三 數(shù)據(jù)輸入端(EN_180)。同樣地，該觸發(fā)器608的個別輸出被提供予多工器616的個別數(shù)據(jù) 輸入端，該多工器616的輸出端耦接于邊緣選擇電路622之第四數(shù)據(jù)輸入端(EN_270)。以該正交時鐘信號(CLK_0與CLK_90)為基礎之邊緣選擇電路622交換選擇位于 該第一、第二、第三與第四輸入端的模式(使能)位以設定產(chǎn)生時鐘信號(GEN_CLK)的頻 率。舉例而言，假定該正交時鐘信號設定于2. OGHz的頻率且‘1010’的圖形于每一正交時 鐘周期分別供應至該邊緣選擇電路622之第一、第二、第三與第四輸入端，4. OGHz的產(chǎn)生時 鐘信號(GEN_CLK)會被提供至該邊緣選擇電路622的輸出端(見圖10)。于另一范例中，假 定該正交時鐘信號設定于2. OGHz的頻率且‘1100’的圖形于每一正交時鐘周期分別供應至 該邊緣選擇電路622之第一、第二、第三與第四輸入端，2. OGHz的產(chǎn)生時鐘信號(GEN_CLK) 會被提供至該邊緣選擇電路622的輸出端(見圖10)。于再另一范例中，假定該正交時鐘 信號設定于2. OGHz的頻率且‘1101’的圖形于第一正交時鐘周期分別供應至該邊緣選擇電 路622之第一、第二、第三與第四輸入端，‘1011’的圖形于第二正交時鐘周期分別供應至該 邊緣選擇電路622之第一、第二、第三與第四輸入端，以及‘0110’的圖形于第三正交時鐘周期分別供應至該邊緣選擇電路622之第一、第二、第三與第四輸入端，2. 667GHz的產(chǎn)生時鐘 信號(GEN_CLK)會被提供至該邊緣選擇電路622的輸出端(見圖10)。下方表1 (用于具有 2. OGHz頻率的正交時鐘信號)列出相對于除法器數(shù)值為0. 5,0. 75、1、1. 25、1. 5,1. 75、2、與 2. 25的范例圖形。
表 1下方表2 (用于具有2. OGHz頻率的正交時鐘信號)列出相對于除法器數(shù)值為2. 5、 2. 75、3、與3. 25的范例圖形。 表2下方表3 (用于具有2. OGHz頻率的正交時鐘信號)列出相對于除法器數(shù)值為3. 5、 3. 75、與4的范例圖形。 表3于表1至3中，該圖形長度為以正交時鐘相位所測量之重復時鐘波形的長度。舉 例而言，為了產(chǎn)生2GHz時鐘信號，于每一正交時鐘周期提供具有長度為四且數(shù)值為‘1100’ 的圖形。于另一范例中，為了產(chǎn)生1.333GHz時鐘信號，于三個正交時鐘周期重復兩次具有 長度為六且數(shù)值為‘111000’的圖形。參考圖8，有該邊緣選擇電路622(時鐘產(chǎn)生器)更詳細的說明。該電路622包括 觸發(fā)器804、觸發(fā)器806、觸發(fā)器808與觸發(fā)器810。該觸發(fā)器804至810可為，例如，邊緣觸 發(fā)D型觸發(fā)器或流通閂。圖形可經(jīng)由圖6的觸發(fā)器602至608提供至該觸發(fā)器804至810 之個別數(shù)據(jù)輸入端?；蛘?，圖形可直接提供至該觸發(fā)器804至810之數(shù)據(jù)輸入端。該觸發(fā)器 806與810的時鐘輸入端接收由反向器802提供之反向CLK_0信號。該觸發(fā)器804的輸出 端耦接于多工器812之第一數(shù)據(jù)輸入端(0)以及該觸發(fā)器806的輸出端耦接于多工器812 之第二數(shù)據(jù)輸入端(1)。同樣地，該觸發(fā)器808的輸出端耦接于多工器812之第三數(shù)據(jù)輸入 端(2)以及該觸發(fā)器810的輸出端耦接于多工器812之第四數(shù)據(jù)輸入端(3)。以該正交時 鐘信號(CLK_0與CLK_90)的邊緣為基礎之多工器812，可于該多工器812的第一、第二、第 三與第四輸入端交替選擇使能位以設定產(chǎn)生時鐘信號(GEN_CLK)的頻率。該邊緣選擇電路622于每一正交時鐘周期(包括四個時鐘邊緣)平行讀取四個位 并且連續(xù)地將其讀出作為產(chǎn)生時鐘信號(GEN_CLK)。該觸發(fā)器804至810的數(shù)據(jù)輸入端形 成四位圖形緩存器。該觸發(fā)器804至810的輸出端供給該四對一多工器812的數(shù)據(jù)輸入 端。該正交時鐘信號(CLK_0與CLK_90)供給該多工器812之個別選擇輸入端，而于每一 正交時鐘周期選擇適當?shù)膱D形位。因為每一觸發(fā)器804至810的輸出端被設定至該多工 器812的其中一個別數(shù)據(jù)輸入端是在選擇該數(shù)據(jù)輸入端前，所以該電路622的時鐘至輸出 (clock-to-output)延遲實質上對于該觸發(fā)器804至810的延遲沒有反應，而是實質上依據(jù) 該多工器812的選擇至輸出(select-to-output)延遲所造成。當該圖形緩存器由該正交 時鐘信號的八分之一頻率下運行的時鐘領域來供應時，產(chǎn)生該圖形緩存器位(bit)的邏輯 可被簡化。于一實施例中，外部邏輯(如狀態(tài)裝置)一次供應該圖形緩存器位32個位，于 每八個正交時鐘周期提供四個位。一種產(chǎn)生八分(divide-by-eight)時鐘(DIV8_CLK)的 3位計數(shù)器620 (參見圖6)被用來于每一正交時鐘周期選擇有那四個圖形位被用掉。根據(jù)本發(fā)明之另一態(tài)樣，可采用脈沖移除技術以調整產(chǎn)生時鐘信號的頻率。從時 鐘流移除脈沖提供具有有效頻率的產(chǎn)生時鐘信號，該產(chǎn)生時鐘信號可用于靜態(tài)時鐘邏輯電 路(如中央處理單元)。根據(jù)該脈沖移除技術的一態(tài)樣，可利用除法器識別標志(divider identification ；DID)與頻率識別標志(FID)以識別時鐘信號(例如要如何依每一個P與 C電源管理狀態(tài)做修正)。通常，除法器識別標志相應于2的乘冪值除法而頻率識別器則顯 示脈沖最大數(shù)量里面有多少個脈沖仍然存在于每一脈沖列(pulse train)中。于此實施例 中，該有效頻率系計算如下fe = (fq/DID)*(FID/Pmax)其中fe為有效頻率，為該正交時鐘頻率，以及Pmax為于該正交時鐘頻率下之脈沖 最大數(shù)量。舉例而言，如果該正交時鐘頻率為2. 2GHz，該脈沖最大數(shù)量被設為22。600MHZ 的有效頻率可藉由將DID設定為2且FID設為12 (fe= (2. 2GHz/2) * (12/22) = 600MHz)來獲得。
相對于不同的FID與DID數(shù)值的范例有效頻率(用于2. OGHz頻率的正交時鐘信 號)列于下方表4中。 表4對于表4，該脈沖最大數(shù)量設為20。為了從該2. OGHz正交時鐘信號里提供1. 5GHz 產(chǎn)生時鐘信號，該DID可被設為1而該FID可被設為15 (1.5GHz = (2. OGHz/1) * (15/20))， 其相當于在2. OGHz正交時鐘信號的每20個脈沖里跳過5個脈沖。參考表1，2. OGHz的時鐘 信號可于每個正交時鐘周期(即每四個時鐘邊緣)使用圖形‘1100’(見圖10)來產(chǎn)生。為 了從20個正交時鐘周期里產(chǎn)生1. 5GHz的時鐘信號，該20個脈沖中的5個可使用以下的圖 形移除以實現(xiàn)連續(xù)的正交時鐘周期如‘1100’用于該第一周期；‘1100’用于該第二周期； ‘1100，用于該第三周期；‘0000，用于該第四周期；‘1100，用于該第五周期；‘1100，用于 該第六周期；‘1100’用于該第七周期；‘0000’用于該第八周期；‘1100’用于該第九周期； ‘1100’用于該第十周期；‘1100’用于該第十一周期；‘0000’用于該第十二周期；‘1100’用 于該第十三周期；‘1100’用于該第十四周期；‘1100’用于該第十五周期；‘0000’用于該第 十六周期；‘1100’用于該第十七周期；‘1100’用于該第十八周期；‘1100’用于該第十九周 期；以及，‘0000’用于該第二十周期。應注意到在第四、第八、第十二、第十六、與第二十周 期中的圖形會使得這些周期中的脈沖從該時鐘流被移除。應該要了解到相同的有效頻率可藉由從與指定不一樣的周期中移除脈沖來達成。該圖形可藉由，例如，狀態(tài)裝置來產(chǎn)生。參考圖11，描述一種用以提供產(chǎn)生時鐘信號的程序1100。于步驟1102中，該程序 1100從，例如，啟動該處理系統(tǒng)400開始操作。下一步，于步驟1104中，藉由該處理系統(tǒng)400 的鎖相環(huán)402接收參考時鐘信號。接著，于步驟1106中，為響應該參考時鐘信號，該鎖相環(huán) 402提供正交時鐘信號給該處理系統(tǒng)400的一個或多個時鐘產(chǎn)生器404與406。而且，于步 驟1106中，個別時鐘狀態(tài)裝置(未顯示于圖4)依據(jù)為每個時鐘產(chǎn)生器404與406所選擇 的個別頻率而提供適當?shù)膫€別模式信號(使能或模式位)。然后，于步驟1108中，該時鐘產(chǎn) 生器404與406接收該個別模式信號與該正交時鐘信號。下一步，于步驟1110中，該時鐘產(chǎn)生器404與406提供個別產(chǎn)生時鐘信號給個別 時鐘邏輯電路(此例中為中央處理單元408與410)，其于此例中為靜態(tài)時鐘邏輯電路。然 后，于決策步驟1112中，該個別時鐘狀態(tài)裝置判斷是否該電源管理模塊412顯示了需要有 電源狀態(tài)改變。如果步驟1112沒有顯示需要有電源狀態(tài)改變，控制流程在步驟1112上循 環(huán)。當步驟1112顯示需要有電源狀態(tài)改變，控制流程轉移至決策步驟1114，其中該狀態(tài)裝 置判斷是否該處理器系統(tǒng)400需要被關閉電源。如果步驟1114顯示要關閉電源，控制流程 會轉移至步驟1118以使程序1100結束。另一方面，當步驟1114沒有顯示要關閉電源，控 制流程會轉移至步驟1116，其中該狀態(tài)裝置依據(jù)該電源管理模塊412所提供的信息來修改 該個別模式信號。于處理系統(tǒng)中，很常見到不同的子系統(tǒng)操作于不同的頻率。舉例而言，雙倍數(shù)據(jù) 率(double data rate ；DDR)存儲器模塊可設計成于許多設定頻率里操作，如IOOMHz的倍 數(shù)。于典型的處理系統(tǒng)中，由與中央處理單元核心關聯(lián)的鎖相環(huán)實現(xiàn)不同的頻率通常需要 整數(shù)(如1、2、3等)除法器或整數(shù)加二分之一(如1.5、2.5等)除法器。此例中，因為該 DDR頻率是依最大中央處理單元核心的頻率來決定，所以該DDR頻率不會是理想的頻率，但 其名義上的差別通常小于或等于該理想頻率的百分之十且滿足大部分的應用。舉例而言，假定鎖相環(huán)于2. 3GHz提供正交時鐘信號且中央處理單元剛開始系操 作于2. 3GHz (也就是，DID設為1且FID設為23)而電源管理狀態(tài)的改變顯示中央處理單 元需要700MHz的頻率。此例中，與該中央處理單元關聯(lián)的時鐘產(chǎn)生器接收DID相當于2與 FID相當于14的圖形(來自關聯(lián)的狀態(tài)裝置)。同樣地，具有200MHz頻率的預設北橋時鐘 信號可藉由提供相當于除以11. 5之圖形至關聯(lián)時鐘產(chǎn)生器而從2. 3GHz時鐘信號來取得。 此外，383MHz時鐘信號可藉由提供能使關聯(lián)時鐘產(chǎn)生器實行除以6之圖形而從用于存儲器 模塊(如DDR2-800存儲器模塊)之2. 3GHz時鐘信號中取得。雖然該時鐘信號不是如上所 述的理想400MHz時鐘信號，但該時鐘信號系在該期望值百分之十以內。下方表5說明數(shù)個示范頻率，可使用揭露于本文的技術從數(shù)個不同的正交時鐘信 號頻率(800至3200MHz)中取得。
表 5于表5中，該標的DDR頻率為400MHz。檢閱該圖表中的數(shù)據(jù)可以看出，該NCLK頻 率于360與400MHz間變化且該NCLK2x頻率于720與800MHz間變化。雖然至少一示范實施例已呈現(xiàn)于前述之詳細的說明中，但是要了解到龐大數(shù)量的 變化仍然存在。同時也要了解到該示范實施例僅為范例，并不意圖以任何方式限制本發(fā)明 的范圍、適用性與組構。更進一步地，前述詳細的說明將提供本技術領域中具有通常知識者 方便的指示以實施該示范實施例。應了解到在不背離由附加專利申請范圍與其法理上等效 物所提出之本發(fā)明的范圍之情況下，組件的功能與布置的不同變化系可以被實施。
權利要求
一種時鐘產(chǎn)生器，包括第一電路(812)，具有第一時鐘輸入端用以于第一頻率接收第一時鐘信號，且具有第二時鐘輸入端用以于該第一頻率接收第二時鐘信號，以及具有輸出端，其中，該第二時鐘信號與該第一時鐘信號之間具有相位差；以及第二電路(804至810)，耦接于該第一電路(812)，該第二電路具有模式信號輸入端(EN_0、EN_90、EN_180、EN_270)用以接收模式信號，其中，該第一電路(GEN_CLK)的輸出端用以提供產(chǎn)生的時鐘信號且所產(chǎn)生的時鐘信號的有效頻率以該第一與第二時鐘信號和該模式信號為基礎。
2.如權利要求1所述的時鐘產(chǎn)生器，其中，該第二時鐘信號為該第一時鐘信號的正交 變形。
3.如權利要求1所述的時鐘產(chǎn)生器，其中，該模式信號提供各個使能位用于該第一和 第二時鐘信號的每一邊緣，且所述各個使能位的水平?jīng)Q定該所產(chǎn)生的時鐘信號的有效頻率。
4.如權利要求1所述的時鐘產(chǎn)生器，其中，該第一電路包括多工器(812)，具有第一輸入端、第二輸入端、第三輸入端、第四輸入端、第一選擇輸入 端、第二選擇輸入端與輸出端。
5.如權利要求4所述的時鐘產(chǎn)生器，其中，該第二電路包括第一觸發(fā)器(804)，具有用以接收包含于該模式信號中的第一模式位的輸入端、用以接 收該第一時鐘信號的時鐘輸入端，以及耦接于該多工器的第一輸入端的輸出端；第二觸發(fā)器(806)，具有用以接收包含于該模式信號中的第二模式位的輸入端、用以接 收被反相的第一時鐘信號的時鐘輸入端、以及耦接于該多工器的第二輸入端的輸出端；第三觸發(fā)器(808)，具有用以接收包含于該模式信號中的第三模式位的輸入端、用以接 收該第一時鐘信號的時鐘輸入端、以及耦接于該多工器的第三輸入端的輸出端；以及第四觸發(fā)器(810)，具有用以接收包含于該模式信號中的第四模式位的輸入端、用以接 收被反相的第一時鐘信號的時鐘輸入端，以及耦接于該多工器的第四輸入端的輸出端，其中，該第一選擇輸入端用以接收該第一時鐘信號，該第二選擇輸入端用以接收該第 二時鐘信號，且該多工器用以依據(jù)該第一與第二時鐘信號選擇該第一、第二、第三或第四模 式位其中之一，且其中，該多工器的輸出端用以提供該所產(chǎn)生的時鐘信號。
6.如權利要求1所述的時鐘產(chǎn)生器，其中，該時鐘產(chǎn)生器不包含內部鎖相環(huán)。
7.如權利要求1所述的時鐘產(chǎn)生器，其中，該第一時鐘信號為具有約百分之五十的占 空比的周期性信號，且該有效頻率為實際頻率。
8.一種方法，包括于第一頻率接收正交的時鐘信號；接收模式信號；以及提供產(chǎn)生的時鐘信號，且所產(chǎn)生的時鐘信號的有效頻率以所述正交的時鐘信號和該模 式信號為基礎。
9.如權利要求8所述的方法，還包括對于所述正交的時鐘信號(ΕΝ_0、EN_90、EN_180、EN_270)的每一邊緣提供各個使能 位，其中，所述各個使能位的水平?jīng)Q定所產(chǎn)生的時鐘信號的有效頻率。
10.如權利要求9所述的方法，其中，該有效頻率為利用脈沖跳躍而獲得，或該有效頻 率為無須利用脈沖跳躍即可獲得的實際頻率。
全文摘要
一種包括第一電路(812)與第二電路(814)之時鐘產(chǎn)生器(622)。該第一電路(812)包含用以于第一頻率接收第一時鐘信號之第一時鐘輸入端，用以于第一頻率接收第二時鐘信號之第二時鐘輸入端，以及輸出端。該第二時鐘信號與該第一時鐘信號之間呈現(xiàn)相位差(out-of-phase)。該第二電路(814)耦接于該第一電路(812)且包含用以接收模式信號之模式信號輸入端。該第一電路(812)的輸出端用以提供產(chǎn)生時鐘信號(generated clock signal)，該產(chǎn)生時鐘信號的有效頻率系依據(jù)該第一與第二時鐘信號與該模式信號。
文檔編號H03L7/22GK101889253SQ200880024664
公開日2010年11月17日 申請日期2008年5月16日 優(yōu)先權日2007年5月17日
發(fā)明者C·伊頓, D·W·巴特利 申請人:格羅方德半導體公司