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技術(shù)編號：7515494

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本發(fā)明大致系針對時鐘管理，且具體而言，系針對集成電路時鐘管理技術(shù)。 背景技術(shù)傳統(tǒng)上，計算機(jī)系統(tǒng)的電源管理藉由調(diào)整系統(tǒng)時鐘頻率(以及頻繁地調(diào)整系統(tǒng)時 鐘的關(guān)聯(lián)電壓)而于給定的效能位準(zhǔn)上得到最佳(或接近最佳)省電狀態(tài)來實(shí)施。一般而 言，該系統(tǒng)時鐘頻率藉由改變提供給該系統(tǒng)時鐘之鎖相環(huán)(phase locked loop, PLL)的頻 率來調(diào)整。不幸地，當(dāng)鎖相環(huán)的頻率被調(diào)整時，于該鎖相環(huán)再鎖定(re-lock)以使該系統(tǒng)可 恢復(fù)正常運(yùn)作前可能會有數(shù)百微秒(mic...
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