專利名稱：Cmos集成電路中的快速傳播技術的制作方法
技術領域：
本發(fā)明涉及一種互補型金屬氧化物半導體(CMOS)集成電路，且更具體地說，是涉及采用不對稱邏輯電路的CMOS電路中的快速傳播技術。
一般的CMOS倒相器包括一個P溝道(PMOS)拉起晶體管和一個N溝道(NMOS)拉下晶體管。由于PMOS本身比NMOS弱，PMOS拉起晶體管的大小(即溝道寬度)通常比NMOS拉下晶體管的大小大1.5倍，以減小信號通過級聯(lián)的倒相器級對的傳播時間。CMOS門電路的信號傳播延遲時間，隨著該門電路的輸出能力F而線性地增大。一個給定級的輸出能力F，被定義為負載裝置(即被驅動的級)的大小除以驅動級的大小。CMOS倒相器中的晶體管的大小越大，輸出對給定電容性負載進行切換的速度就越快。為了以最小的延遲驅動非常大的負載，通常的CMOS邏輯電路在傳統(tǒng)上采用了其尺寸一直在增大的串聯(lián)倒相器鏈路，各個級具有大約為3的輸出能力F。設計大于或小于3的輸出量，將增大實現(xiàn)給定的總輸出能力的延遲。如果每級的輸出能力低，則需要太多的級，而如果每級的輸出能力大，則每級的輸出能力將太大。傳播延遲時間始終是一個關鍵的設計因素。
在某些同步電路應用中，可以通過采用被稱為后充電邏輯電路的技術，來增大信號傳播速度。如在US Patent No.4，985,643中所詳細描述的，后充電邏輯電路實現(xiàn)了比通常的CMOS邏輯電路高得多的速度，且其速度也許比本發(fā)明的技術所能夠得到的還要高。然而，后充電邏輯電路有若干限制。它要求很多的復位通路，造成了電路設置上的問題。它還要求各個激活脈沖之后在另一個脈沖能夠被傳播之前，有一個復位時間間隔。這使所有脈沖上的占空比被減小至50％或更小，而這對包括存儲器電路在內(nèi)的許多電路，都是嚴酷的限制。當占空比被限制在50％時，只有一半的循環(huán)能夠被用于在讀出循環(huán)中從一個存儲單元中產(chǎn)生信號，或在寫入循環(huán)中將新的數(shù)據(jù)寫入到存儲單元中。
因此，需要減小CMOS邏輯電路中的傳播延遲時間，而不產(chǎn)生后充電邏輯電路的限制。
本發(fā)明為其中輸入信息只能在已知的指定時刻改變(即在改變之間有已知的最小時間)的CMOS電路，提供了一種快速傳播技術。該技術能夠被用于這樣的同步電路中，即在同步電路中諸如時鐘信號輸入的時序事件決定了何時能夠獲得新的信息。
一般地說，本發(fā)明的電路在各個節(jié)點具有正?；虼龣C電壓，該電壓被攜帶信息的脈沖所中斷。攜帶信息的脈沖是在電路輸入端附近以窄(短持續(xù)時間)脈沖的形式產(chǎn)生的。為了使該脈沖以最小的傳播延遲通過電路中的各個邏輯級，各個邏輯級采用了具有不對稱比值的晶體管大小。CMOS門電路中晶體管大小的不對稱性，實現(xiàn)了沿著一個方向(攜帶信息的前緣)的轉換更快，但同時使得沿著另一方向(至正?；虼龣C電壓的復位)的轉換變得更慢。較快的前緣轉變，使信息通過信號通路的傳播更快。當脈沖通過信號通路時，較慢的第二緣使得脈沖寬度增大。在各級不對稱邏輯電路，脈沖寬度增大。然而，傳播的脈沖的寬度的上限，等于電路的最小周期。即，脈沖必然盡早地結束，以避免與隨后的信息攜帶緣發(fā)生干擾。脈沖傳播所通過的不對稱邏輯電路級的數(shù)目，因而必然是受到限制的。因此，可以允許窄的脈沖的寬度在通過電路前面的幾級時有增大，并隨后以第二窄脈沖的形式重新開始，而該第二窄脈沖繼續(xù)通過電路的后面幾級傳播，同時其寬度增大。
在一個實施例中，本發(fā)明的快速傳播技術改進了同步隨機存取存儲器(RAM)的存取時間。本發(fā)明的快速傳播技術可以被應用到同步電路，因為通常一個重復的時序事件(例如主時鐘信號)，確定了何時能夠獲得信息。一個脈沖發(fā)生器，在主時鐘信號的信息攜帶緣上產(chǎn)生窄脈沖。該脈沖通過采用不對稱邏輯電路的解碼通路。該解碼通路包括一個地址輸入緩沖器、預解碼器和最后解碼器，這些部件都都具有不對稱的晶體管大小，以加快信號的攜帶信息的前緣。輸出通路也采用了不對稱邏輯電路，它從動態(tài)差分檢測放大器開始，后者檢測并放大從互補本地輸入/輸出(I/O)線接收到的數(shù)據(jù)。該檢測放大器接收作為激活選通脈沖的第二窄脈沖。利用帶有不對稱晶體管大小的倒相器，檢測放大器的輸出被緩沖到全局I/O線上。該全局I/O線將該數(shù)據(jù)經(jīng)過一個輸出緩沖器而傳送到該輸出端。從而通過利用不對稱邏輯電路而為同步RAM實現(xiàn)了減小的存取時間。
通過以下結合附圖進行的詳細描述，可以對本發(fā)明的快速傳播技術的性質(zhì)和優(yōu)點有更好的理解。


圖1A和1B分別顯示了現(xiàn)有技術的倒相器鏈路和根據(jù)本發(fā)明的具有不對稱邏輯電路的倒相器鏈路；圖2是圖1的倒相器鏈路的時序圖，顯示了不對稱邏輯電路的速度；圖3顯示了采用根據(jù)本發(fā)明的不對稱邏輯電路的CMOS電路的一個簡單實施例；圖4是RAM的一般解碼通路的示意圖；圖5是采用本發(fā)明的不對稱邏輯電路技術的同步RAM的輸入緩沖器的一個例子的示意圖；圖6是采用本發(fā)明的不對稱邏輯電路技術的同步RAM的預解碼器的一個例子的示意圖；圖7是采用本發(fā)明的不對稱邏輯電路技術的同步RAM的差分檢測放大器的一個例子的示意圖；圖8顯示了本發(fā)明的不對稱邏輯電路技術的互補數(shù)據(jù)通路。
圖1A和1B分別顯示了CMOS倒相器鏈路100和102，其每一個都驅動相等的有效電容負載104。倒相器鏈路100是典型的現(xiàn)有技術緩沖電路，它帶有六個串聯(lián)的CMOS倒相器106、108、110、112、114和116，其晶體管的大小得到適當調(diào)節(jié)，以盡量減小輸入信號200的上升和下降緣的傳播延遲。圖1A和1B中在括號中所示的各個晶體管的寬度，對于PMOS晶體管106P是3μ，而對于NMOS晶體管106N是2μ寬。在此例中，各個倒相器的大小以因子3增大，從倒相器106的PMOS/NMOS溝道寬度比值3/2開始，直到最后一個倒相器116的729/486。將各個晶體管的輸出能力定義為負載的晶體管大小(溝道寬度)之和(即所要驅動的晶體管門電路的總寬度)除以驅動器晶體管的大小，給出PMOS晶體管106P、108P、110P等的輸出能力Fp為5(5＝(9＋6)/3＝(27＋18)/9＝(81＋54)/27)，且NMOS晶體管106N、108N、110N等的輸出能力Fn為7.5(7.5＝(9＋6)/2＝(27＋18)/6＝(81＋54)/18)在相等的輸出能力條件下，每一對級(一個處于上升緣而另一個處于下降緣)呈現(xiàn)出與隔一個對的傳播延遲相同的傳播延遲。
參見圖1B，倒相器鏈路102包括四個串聯(lián)的CMOS倒相器118、120、122和124，它們都具有不對稱的晶體管大小。在此例中，假定信息由輸入信號的上升緣攜帶。因此，晶體管大小是不對稱的，以加快輸入信號的上升緣通過倒相器鏈路的傳播。第一倒相器118的NMOS晶體管的大小例如為PMOS晶體管的四倍，從而使節(jié)點118OUT上的下降轉變比上升轉變要快得多。為了實現(xiàn)倒相器鏈路102的快速(信息攜帶)通路的高速度，NMOS晶體管118N的輸出能力Fn被選擇為7.5，同樣的值也被用在圖1A的晶體管106N中。負載晶體管120P和120N的溝道寬度之和是這樣設計的，即它比驅動器晶體管118N的4μ溝道寬度大7.5倍，因而晶體管120P和120N的總溝道寬度為30μ。為了加快倒相器120的輸出端的信號的上升時間，PMOS晶體管120P被作得比NMOS晶體管120N大很多。在所示的例子中，倒相器120的PMOS/NMOS晶體管大小被設定在25/5。這加快了倒相器120的輸出端處的信號的上升時間，但下降時間更慢，同時保持了30μ的晶體管溝道大小。相同的分析也適用于兩個最后倒相器122和124的晶體管溝道寬度選擇。在圖1B所示的例子中，倒相器122和124的PMOS/NMOS溝道寬度分別為15/110和750/75。倒相器120的Fp為125/25＝5，且倒相器122的Fn為825/110＝7.5。
為了比較各個倒相器鏈路的性能，假定倒相器鏈路100中各個相繼的倒相器對具有例如1nsec的傳播延遲。在兩個倒相器鏈路100和102的快速通路(即輸入的上升緣)的輸出能力相同的情況下，倒相器鏈路102中的每一對級的延遲實際上小于倒相器鏈路100的延遲。當輸入信號200從低變到高時，分別至倒相器106和118的PMOS晶體管106P和118P的柵極—源極電壓減小，同時NMOS晶體管106N和118N的柵極—源極電壓增大。該NMOS晶體管因而開始導通，且該PMOS晶體管開始關斷，從而將倒相器的輸出向下拉向地。然而，在開始時，在將輸出拉向地時，該NMOS晶體管必須克服還沒有完全關斷的PMOS晶體管。在此期間，較強的NMOS晶體管118N克服弱得多的PMOS晶體管118P，相比之下，NMOS晶體管106N克服比較強的PMOS晶體管106P。如果這兩個NMOS晶體管的電容輸出能力Fn都等于7.5，則在倒相器118的輸出端的信號118OUT將比倒相器106的輸出端處的信號106OUT更快地下降到地。即，對于上升的輸入，不對稱的倒相器118的延遲比一般的倒相器106的小。類似地，當兩個鏈路中的任何一個的第一倒相器106和118的輸出變低時，它們都分別使下一級中的PMOS晶體管108P和120P導通并使NMOS晶體管108N和120N關斷。同樣地，小的NMOS晶體管120N對大的PMOS晶體管120P的抵抗很小，同時NMOS晶體管108N在開始時提供了對PMOS晶體管108P的較大抵抗。在PMOS晶體管的電容輸出能力Fn都為Fp＝5的情況下，倒相器120的輸出端處的信號120OUT因而將比在倒相器108的輸出端處的信號108OUT更快地上升至VDD。因此，每一對不對稱倒相器鏈路102的上升輸入的平均延遲，比倒相器鏈路100的小，可能是0.9nsec。因而倒相器鏈路100的總延遲等于3nsec(六級，每級0.5nsec)，而不對稱倒相器鏈路102的上升輸入的總延遲為1.8nsec(四級，每級O.45nsec)。注意倒相器鏈路102中最后一個倒相器124的PMOS晶體管124P比倒相器鏈路100中的最后一個倒相器116中的PMOS晶體管116P更強。因此，少兩級的倒相器鏈路102能夠驅動甚至更大的負載，且比倒相器鏈路100更快。不對稱邏輯電路的上升輸入的延遲，只是具有相同的總輸出能力的正常邏輯電路的約60％。
然而，在輸入信號的上升緣處通過電路120的速度的顯著增大，是以輸入信號的下降緣處的延遲的顯著增大為代價的。現(xiàn)有技術的信號通路100對于上升或下降輸入都具有相同的延遲。但根據(jù)本發(fā)明的信號通路102對下降緣在其輸入端的傳播是非常慢的。當輸入變低時，PMOS晶體管118P在使節(jié)點118OUT變高上是非常慢的，其原因有兩個。第一，PMOS晶體管118P具有非常高的輸出能力(25＋5)/1＝30。這樣大的輸出能力本身就使PMOS晶體管118P非常慢。第二，NMOS晶體管118N繼續(xù)成功地克服PMOS晶體管118P，直到輸入端200的電壓低得足以使NMOS晶體管118N關斷。因此，節(jié)點118OUT，在輸入端上的比電路100中的節(jié)點106OUT慢得多的一個負轉變之后，轉變到高。類似地，級120的NMOS晶體管120N在將節(jié)點120OUT拉低上也是非常慢的。因此，如圖2所示，電路102的不對稱邏輯電路在輸入的前緣(上升緣)比現(xiàn)有技術電路100快，但在輸入信號的后緣(下降緣)則比現(xiàn)有技術電路100慢。然而，后緣處增大的延遲，對本發(fā)明的電路的操作沒有不利的影響。這是由于該脈沖在下一個攜帶信息的脈沖前緣之前就已經(jīng)結束了。
由于第二緣較慢，當脈沖通過不對稱的倒相器鏈路的各個級傳播時，脈沖的寬度增大了很多。如圖2所示，節(jié)點124OUT上的正脈沖比在節(jié)點122OUT上的負脈沖寬，而后者又比在節(jié)點120OUT上的正脈沖寬，等等。脈沖的寬度可以顯著增大，而不會有不利的影響，但電路可以得到適當?shù)脑O計，以保證即使在邏輯的最后一級，脈沖也能夠在下一個信息攜帶緣出現(xiàn)之前結束。為了保證這種及時的結束，本發(fā)明的不對稱邏輯電路技術能夠被應用到這樣的電路，即在這些電路中信號的信息攜帶緣不是隨機出現(xiàn)的，而是受到限制，而只在新的攜帶信息的脈沖邊緣之間以最小的時間間隔出現(xiàn)。這保證了一個數(shù)據(jù)攜帶脈沖在新的數(shù)據(jù)攜帶脈沖到達之前結束。
為了使電路適當?shù)剡\行，設計者必然限制通過信號通路傳播的信號的脈沖寬度。這可以通過采用例如簡單的單觸發(fā)電路，而在信號的信息攜帶緣處產(chǎn)生非常窄的脈沖來實現(xiàn)。窄脈沖被輸入不對稱邏輯電路，而不是原來的輸入信號。當窄脈沖通過不對稱邏輯電路通路傳播時，其脈沖寬度增大。當信號的脈沖寬度增大到一個臨界大小(小于最小循環(huán)時間)時，可再次使該信號通過一個單觸發(fā)電路，以產(chǎn)生一個第二窄脈沖，后者繼續(xù)通過不對稱邏輯電路的其他級而傳播。窄脈沖的這種再生，能夠以所希望的次數(shù)進行。
圖3提供了根據(jù)本發(fā)明的不對稱邏輯電路的一個簡單的例子。一個輸入信號300被加到單觸發(fā)電路302的輸入端。單觸發(fā)電路302的輸出端304是處于輸入信號的上升緣的一個窄負脈沖。信號通過不對稱邏輯電路306的幾個級而傳播。在此例中，PMOS/NMOS大小比是不對稱的，以減小在節(jié)點304上信號的下降緣通過電路的延遲。當該窄脈沖通過不對稱邏輯電路306的各級時，其寬度增大。當該脈沖寬度達到輸入信號的最小循環(huán)時間(即新的攜帶信息的脈沖開始之間的時間)時，一個第二單觸發(fā)電路308在其輸入端接收該信號，以在其輸出端310產(chǎn)生一個第二窄脈沖。這一過程繼續(xù)進行，直到信號到達輸出端。應該理解的是，在典型的應用中，很多不對稱倒相器306可以是“與非”、“或非”或其他邏輯門電路。
本發(fā)明的不對稱邏輯電路技術，要求數(shù)據(jù)由互補或彼此互斥的數(shù)據(jù)線上的脈沖來表示，而不是用電壓電平來表示。即，數(shù)據(jù)不是通過單個的信號線來傳送并利用電壓電平來區(qū)分邏輯“0”和邏輯“1”。相反地，需要至少兩條彼此互斥的導線，以使在真線上的脈沖表示邏輯“1”，同時在反線上的互斥脈沖表示邏輯“O”。例如，在隨機存取存儲器電路的預解碼器或最后解碼器輸出的情況下，一個脈沖出現(xiàn)在N個輸出端中選定的一個上，以排斥其他的輸出。各個脈沖能夠通過分別的不對稱邏輯電路通路傳播。分別的數(shù)據(jù)通路由圖8中的電路例子顯示。一個輸入信號及其倒相信號，分別被加到兩個脈沖發(fā)生器800和802的輸入端上。脈沖發(fā)生器800和802的輸出，分別通過不對稱邏輯電路804和806的幾級，這圖3的塊306中的五個倒相器類似。真通路804的輸出，通過一個倒相器，驅動PMOS拉起晶體管808的柵極；而倒相通路806的輸出，直接驅動NMOS拉下晶體管810的柵極。PMOS晶體管808和NMOS晶體管810的漏極，被連接到一起，以形成一個單個的輸出線。輸入的一個上升緣，在單觸發(fā)電路800的輸出端產(chǎn)生一個負脈沖，而負脈沖的前緣迅速通過不對稱邏輯電路804，并以更寬的負脈沖的形式到達PMOS晶體管808的柵極，而NMOS晶體管810的柵極保持在邏輯低。這使得PMOS晶體管808，以很小的總延遲，將輸出節(jié)點OUT拉起到VDD。輸入的下降緣，在單觸發(fā)電路802的輸出端產(chǎn)生一個負脈沖，而該負脈沖的前緣迅速通過不對稱邏輯電路806，并以寬得多的正脈沖中的形式到達NMOS晶體管810的柵極，同時PMOS晶體管808的柵極保持在邏輯高。這使輸出節(jié)點OUT被拉低到地，在某些應用中，在輸出線上會需要一個小的鎖存器，以無限地保持由最近接收的脈沖所表示的數(shù)據(jù)。因此，本發(fā)明的不對稱邏輯電路技術的速度優(yōu)點，在一個單個但帶有兩個分離的信號通路的輸出線上，能夠在輸入信號的兩個方向實現(xiàn)。
這個例子還顯示出了對兩個信息攜帶緣出現(xiàn)之間的最小時間間隔的要求。即，在IN處的負轉變不能跟隨在一個正轉變之后太近，且反過來也是一樣。在單觸發(fā)電路800的輸出端產(chǎn)生的一個非常窄的脈沖，在PMOS晶體管808的柵極變成了寬得多的脈沖。如果隨后在IN處的負轉變出現(xiàn)過早而使NMOS晶體管81O在PMOS晶體管808關斷之前導通，則輸出將下降得很慢(如果它還下降的話)，且電路將消耗很大的功率。因此，對于本發(fā)明的不對稱邏輯電路技術來說，重要的是信號的信息攜帶緣不是以隨機的時刻出現(xiàn)的。在攜帶信息的脈沖之間，必須有足夠的時間，以使前一個信息攜帶緣在新的、可能是相反的信息攜帶緣到達之前結束。
本發(fā)明的不對稱邏輯電路技術的一個應用電路的很好的例子，是動態(tài)或靜態(tài)同步隨機存取存儲器電路。同步存儲電路的設計，是基于一個主時鐘信號的。一個動態(tài)隨機存取存儲器(DRAM)周期，諸如寫入或讀取，是在該時鐘輸入信號的上升緣(任意選擇)開始的。提供給同步DRAM的列地址，是在周期時鐘信號的上升緣被取樣的，且不能在時鐘信號之間改變。同步DRAM不支持讀出/修正/寫入周期，該周期將要求保持為讀出操作之后的可能的寫入周期保持選定的列解碼信號。單個的已知操作(例如讀出或寫入)，允許采用脈沖而不是最后列解碼輸出的電平。這與內(nèi)部地址的周期改變相結合，使得能夠采用不對稱邏輯電路。因此，對于在列選擇輸出上的讀出或寫入，實現(xiàn)了不對稱邏輯電路的速度優(yōu)點，同時實現(xiàn)了比后充電邏輯電路更寬的脈沖。這些優(yōu)點將在下面得到詳細描述。
圖4是用在DRAM中的典型解碼方案的簡化示意圖。具有例如八位的地址信息，被加到八個相應的輸入緩沖器400。一個預解碼器級402將這些地址位分成兩個由三個位組成的組和一個由兩個位組成的組。預解碼器402一般包括三輸入端“與非”門404，其后面是一個驅動倒相器鏈路406，其尺寸逐漸增大。預解碼器402為兩個三位組選擇八條全局預解碼器線中的一條，并為兩位組選擇四條中的一條。全局預解碼器線隨后輸入到一個最后解碼級408，后者包括三輸入端“與非”門410，其后面跟隨有一個驅動倒相器鏈路412，這些倒相器的大小逐漸增大。最后解碼級408選擇256個中的一個，以產(chǎn)生最后的全局列解碼線，該線選擇許多存儲器陣列中的每一個中的一條具體列。
在同步DRAM中，在輸入緩沖器400的輸入端處的地址，在例如主時鐘信號的給定上升緣上，受到取樣(或鎖存)。圖5的塊400是采用根據(jù)本發(fā)明的不對稱邏輯電路的同步DRAM地址輸入緩沖器的一個例子的示意圖。在輸入臺500處的地址，利用串聯(lián)的倒相器502和504，而得到緩沖。倒相器504的輸出端，與兩輸入端“與非”門506的輸入端之一相連，該“與非”門的輸出端與一個倒相器508相連。倒相器508的輸出端，構成了輸入緩沖器電路的真輸出端OUT。第一倒相器502的輸出端，與另一兩輸入端“與非”門510的一個輸入端相連，而該“與非”門510的輸出端與倒相器512的一個輸入端相連。倒相器512的輸出端，形成了輸入緩沖器電路的互補輸出端OUT?！芭c非”門506和510的第二輸入端，被連接在一起，并接收一個STROBE信號，該STROBE信號通過在適當?shù)妮敵鼍€OUT或OUT上傳送一個脈沖，而鎖存該地址。一個單觸發(fā)電路514(與圖3中的塊302類似)，在其輸入端接收的一個時鐘信號的上升緣，產(chǎn)生一個負脈沖。單觸發(fā)電路514的后面，跟隨有一個倒相器516，后者的輸出是STROBE信號。STROBE是在時鐘輸入的上升(前)緣上的一個非常窄的正脈沖。不對稱邏輯電路在此電路中被用來減小對地址信號的前緣的延遲。因此，“與非”門506和510具有較大的NMOS晶體管和小的PMOS晶體管，而倒相器508和512具有較大的PMOS晶體管和小的NMOS晶體管。倒相器516和單觸發(fā)電路51 4的PMOS/NMOS晶體管大小比是不對稱的，以減小(在此例中)CLK IN信號的上升緣。為地址輸入的初始緩沖提供的倒相器502和504，具有正常的晶體管大小比值，因為正和負的地址輸入轉變需要相等的速度。
在地址輸入端500處邏輯“1”(VDD)與在STROBE的一個正脈沖的結合，在OUT產(chǎn)生出一個正脈沖，而OUT被保持在地。在地址輸入端500處的一個邏輯“0”(地)與在STROBE的一個正脈沖的結合，產(chǎn)生OUT處的一個正脈沖中，而OUT被保持在地。由于晶體管大小的不對稱，在OUT和OUT的信號是比STROBE脈沖寬一些的脈沖。
在OUT或OUT的地址脈沖，被送進預解碼器。圖6是根據(jù)本發(fā)明的一個同步DRAM預解碼器的示意電路的例子。三個地址位Ai、Aj和Ak，分別與三個NMOS晶體管600、602、604的柵極相連。這三個NMOS晶體管將預置的解碼節(jié)點606與地相串聯(lián)，從而進行“與非”邏輯運算。第四個NMOS晶體管608在其柵極接收Ai的補碼信號(最低位)，并將晶體管602和604連接到一個第二預充電解碼節(jié)點610。節(jié)點606因而對地址111進行解碼，且節(jié)點610解碼地址110。三個帶有其他Aj和Ak值的其他的類似電路，產(chǎn)生六個其他的輸出。PMOS晶體管612和614分別將解碼節(jié)點606和610預置到正電源電壓(VDD)，且當脈沖到達Ai—Ak時被關斷。對各個解碼節(jié)點上的信號的緩沖，是由具有不對稱且逐漸增大的晶體管大小的三個串聯(lián)倒相器提供的。倒相器616、618、620，對來自節(jié)點606的信號進行緩沖，以對倒相器620的輸出端上的高電容負載進行驅動。這些不對稱倒相器分別具有諸如80/20、80/160、和700/170的PMOS/NMOS溝道寬度比值。倒相器622、624、626，以類似的PMOS/NMOS比值，對來自節(jié)點610的信號進行緩沖。這種不對稱顯著地減小了在倒相器鏈路的輸出端處的信號的前緣所受到的延遲。
然而，在這些輸出端處的信號的脈沖寬度，由于在脈沖的后緣上通過電路的延遲增大，而進一步增大。在最后解碼器(圖4中的408)的輸出端處的全局解碼信號的脈沖寬度，由于對脈沖的前緣有利的類似不對稱，而得到了更進一步的增大。可以允許該脈沖寬度增大到但不超過適當?shù)牟僮魉蟮淖钚⊙h(huán)時間。如果該循環(huán)時間等于全局解碼輸出端處的脈沖的切換寬度，則選定的一個全局列在選擇另一個的同時被去選擇。當在相繼的兩個循環(huán)中選擇了相同的列時，它只是在這兩個周期中都保持導通，而這對后充電邏輯電路是不可能的。因此，本發(fā)明的不對稱邏輯電路技術，允許全局列解碼線在長至整個時鐘周期的期間里保持導通，從而在給定的選擇時間中實現(xiàn)了兩倍于后充電邏輯電路所能夠實現(xiàn)的存儲器帶寬。
全局解碼信號通常將一對選定的Bit和Bit連接到一對互補本地輸入/輸出(I/O)線。在一個全局解碼信號在讀出周期中被激活時，該本地I/O線產(chǎn)生一個差分信號，該差分信號的極性取決于存儲在選定的存儲單元中的數(shù)據(jù)。該本地I/O線與一個差分檢測放大器的輸入端相連，而該放大器的輸出端在一個真或互補全局I/O線上產(chǎn)生一個脈沖。在此，通過控制差分檢測放大器的激活信號，可以方便地減小該信號的脈沖寬度。圖7是用于根據(jù)本發(fā)明的同步RAM的動態(tài)差分檢測放大器的一個例子的電路示意圖。一對NMOS輸入晶體管700和702分別在它們的柵極接收I/O和I/O。一個交叉耦合的NMOS晶體管對704、706和交叉耦合PMOS晶體管對708、710，被連接在一起，以進行差分放大。該差分放大器只在讀出周期和只在選定的列在該本地I/O線上產(chǎn)生出一個差分信號時受到激活。NMOS晶體管712和PMOS晶體管714和716在它們的柵極接收激活STROBE信號，以使該放大器能夠檢測到差分輸入。因此，該檢測放大器在其中該列線仍然得到選擇的較長時期里較晚的時間中，受到了新產(chǎn)生的窄脈沖的選通，且該這段時間中在該I/O線上緩慢地產(chǎn)生出一個差分電壓。
在該窄正脈沖產(chǎn)生之前，在選通脈沖輸入端的邏輯低，使節(jié)點718和721處的放大器輸出達到VDD。當該窄正脈沖到達時，PMOS晶體管714和716關斷且NMOS晶體管712導通。這使得交叉耦合晶體管開始再生過程，從而當I/O處于比I/O更高的電壓時，它使輸出節(jié)點720更迅速地達到地電壓，并使其互補節(jié)點718達到VDD。如果I/O在選通脈沖到達時處于比I/O更高的電壓，則交叉耦合晶體管使節(jié)點718達到地電壓并使節(jié)點720處于VDD。該不對稱邏輯電路技術，通過把NMOS拉下晶體管712作得比PMOS拉起晶體管714和716大，可以在放大器的內(nèi)部得到采用。因此，一個輸出端718或720將具有一個負脈沖，該負脈沖具有非?？斓南陆稻壓洼^慢的上升緣。在節(jié)點718或720上的負脈沖的寬度，等于選通脈沖的寬度加上比強NMOS晶體管712慢的PMOS拉起晶體管714、716造成的脈沖延伸部分。兩個倒相器722、724帶有諸如20/4的不對稱PMOS/NMOS晶體管大小，并分別驅動各個輸出節(jié)點。同樣，通過使PMOS比NMOS大很多，各個倒相器的輸出端處的信號的上升時間，可以得到大大的減小。這些信號，分別經(jīng)過拉下晶體管726和728，而與預充電的全局I/O和I/O線相連。該不對稱邏輯電路技術，可以以這種方式，在同步RAM中的整個I/O通路中得到采用，從而實現(xiàn)比正常的非不對稱電路所能達到的更快的存取時間。
總之，本發(fā)明提供了一種CMOS電路快速傳播技術。通過使CMOS電路的晶體管大小不對稱，本發(fā)明的技術加快了傳播的信號的信息攜帶緣，而減慢了相對的緣。與采用正常(對稱)邏輯級的電路相比，這加快了電路的存取時間。該技術可以被用在其中信息不能隨便改變的CMOS電路中—在該CMOS電路中信息只能已知的指定時刻受到改變。應用本發(fā)明的技術的一個好的例子，是CMOS同步DRAM或SRAM電路—其中存取時間是最重要的設計考慮之一。本發(fā)明的不對稱邏輯電路技術，使得列選擇線能夠在整個時鐘周期中被置于導通，因而與后充電邏輯電路所能實現(xiàn)的存儲時間相比，顯著增大了可用于寫入或產(chǎn)生用于讀出的信號的存儲時間。
雖然以上對本發(fā)明的具體實施例進行了詳細的描述，但是也可以采用各種修正、變形和替換。因此，本發(fā)明的范圍不應該受到所述實施例的限制，而是應該只受到以下權利要求書的限制。
權利要求
1.在一種其中輸入數(shù)據(jù)只在預定時刻改變的互補型金屬氧化物半導體(CMOS)電路中，一種快速傳播電路，包括一個脈沖發(fā)生器，用于在一個輸入端接收輸入信號，并用于在一個輸出端產(chǎn)生在該信號的信息攜帶緣上的窄脈沖；以及一個邏輯電路，它具有P溝道拉起晶體管和N溝道拉下晶體管，并具有用于接收該窄脈沖的輸入端，該P溝道和N溝道晶體管的溝道大小具有適當?shù)谋戎?，以獲得對信息攜帶緣的快速信號轉變和對相對的緣的緩慢信號轉變。
2.根據(jù)權利要求1的快速傳播電路，進一步包括一個第二脈沖發(fā)生器，該第二脈沖發(fā)生器用于在一個輸入端接收該邏輯電路的第一部分的一個輸出，并用于產(chǎn)生在該信號的信息攜帶緣處的一個第二窄脈沖，該第二窄脈沖通過該邏輯電路的其余部分進行傳播。
3.根據(jù)權利要求2的快速傳播電路，其中第一和第二脈沖發(fā)生器都是單觸發(fā)電路。
4.在一種CMOS同步隨機存取存儲器電路—其中一個主時鐘信號確定了存儲周期且其中輸入信息只在根據(jù)該主時鐘信號的預定時刻改變—中的—種快速傳播電路，包括一個脈沖發(fā)生器，用于在一個輸入端接收該主時鐘信號，并用于在該主時鐘信號的一個信息攜帶緣產(chǎn)生一個窄脈沖；以及一個地址輸入緩沖器，用于在一個輸入端接收地址信息，該地址輸入緩沖器由該窄脈沖選通，以便以一對互補的輸出端之一上的窄脈沖的形式，再生該地址信息，其中該地址輸入緩沖器包括一個第一CMOS級，該CMOS級包括一個P溝道拉起晶體管和一個N溝道拉下晶體管，這些晶體管都在柵極接收該窄脈沖，其中P溝道和N溝道晶體管的大小的比值具有適當?shù)闹?，以在時鐘信號的信息攜帶緣獲得快速的信號轉變，并在相對的緣獲得慢的信號轉變。
5.根據(jù)權利要求4的電路，其中該輸入緩沖器進一步包括一個CMOS倒相器，該CMOS倒相器的輸入端與第一CMOS級的輸出端相耦合—該第一CMOS級用于驅動該地址輸入緩沖器的輸出，其中該倒相器的晶體管大小的比值具有適當?shù)闹?，以在時鐘信號的信息攜帶緣獲得快速的信號轉變，并在相對的緣獲得慢的信號轉變。
6.根據(jù)權利要求5的電路，進一步包括一個地址解碼通路，該通路的輸入端與該地址輸入緩沖器的輸出端相耦合，該地址解碼通路包括一個解碼級，該解碼級采用了具有不對稱晶體管大小的CMOS邏輯電路，以在時鐘信號的信息攜帶緣獲得快速的信號轉變，并在相對的緣獲得慢的信號轉變。
7.根據(jù)權利要求6的電路，進一步包括一個第二脈沖發(fā)生器，用于在一個輸入端接收該主時鐘信號，并用于在該時鐘信號的信息攜帶緣產(chǎn)生一個第二窄脈沖；以及一個差分檢測放大器，它具有與一對互補的本地輸入/輸出信號相耦合的第一和第二輸入端，該差分檢測放大器由第二窄脈沖選通，以產(chǎn)生具有窄脈沖寬度的輸出。
8.根據(jù)權利要求7的電路，其中差分檢測放大器進一步包括一個P溝道拉起晶體管和一個N溝道拉下晶體管—這些晶體管都在柵極接收該第二窄脈沖，其中P溝道和N溝道晶體管的大小的比值具有適當?shù)闹?，以在時鐘信號的信息攜帶緣在一個輸出端獲得快速的信號轉變，并在一個相對的緣獲得慢的信號轉變。
9.根據(jù)權利要求8的電路，其中該差分檢測放大器進一步包括一個CMOS倒相器，該CMOS倒相器具有與該差分檢測放大器的輸出端相耦合的輸入端，用于驅動該輸出端，其中該倒相器的晶體管大小的比值具有適當?shù)闹担栽谠摃r鐘信號的信息攜帶緣獲得快速的信號轉變，并在一個相對的緣獲得慢的信號轉變。
10.在一種CMOS同步隨機存取存儲器電路中的快速傳播電路，其中在該隨機存取存儲器電路中一個主時鐘信號限定了一個存儲周期且其中輸入信息只在根據(jù)該主時鐘信號的預定時刻改變，該快速傳播電路包括一個脈沖發(fā)生器，用于在一個輸入端接收該主時鐘信號，并用于在該主時鐘信號的信息攜帶緣上產(chǎn)生一個窄脈沖；一個地址輸入緩沖器，用于在一個輸入端接收地址信息；一個地址解碼通路，它具有與該地址輸入緩沖器的一個輸出端相耦合的輸入端，該地址解碼通路包括一個解碼級—該解碼級采用了具有不對稱晶體管大小的CMOS邏輯電路，以在該時鐘信號的信息攜帶緣獲得快速的信號轉變，并在一個相對的緣獲得慢的信號轉變。
11.在一種CMOS同步隨機存取存儲器電路中的快速傳播電路，其中在該隨機存取存儲器電路中一個主時鐘信號限定了一個存儲周期且其中輸入信息只在根據(jù)該主時鐘信號的預定時刻改變，該快速傳播電路包括一個地址輸入緩沖器，用于在一個輸入端接收地址信息；一個地址解碼器，它具有與該地址輸入緩沖器的一個輸出端相耦合的輸入端，并具有用于響應于該地址信息來選擇一個存儲單元的輸出端，并用于將該存儲單元的內(nèi)容耦合至一對互補的輸入/輸出線；一個脈沖發(fā)生器，用于在一個輸出端產(chǎn)生一個窄脈沖，該窄脈沖在該對互補輸入/輸出線上產(chǎn)生了一個差分信號之后出現(xiàn)；以及一個差分檢測放大器，它具有與該互補的輸入/輸出線對相耦合的第一和第二輸入端，該差分檢測放大器由該窄脈沖選通，以產(chǎn)生具有窄脈沖寬度的輸出。
12.根據(jù)權利要求11的電路，其中該差分檢測放大器進一步包括一個P溝道拉起晶體管和一個N溝道拉下晶體管—這些晶體管都在柵極接收該第二窄脈沖，其中該P溝道和N溝道晶體管的大小的比值具有適當?shù)闹?，以在該時鐘信號的信息攜帶緣在一個輸出端獲得一個快速的信號轉變，并在一個相對的緣獲得慢的信號轉變。
13.在一種互補型金屬氧化物半導體(CMOS)電路中，用于加快信號傳播速度的方法，包括以下步驟(a)在一個信號的信息攜帶緣產(chǎn)生一個窄脈沖；(b)將該窄脈沖加到CMOS電路的邏輯門電路上；(c)使該CMOS電路中的P溝道拉起晶體管與N溝道拉下晶體管的晶體管大小的比值不對稱，從而在該信號的信息攜帶緣獲得快速的信號轉變，并在一個相對的緣獲得慢的信號轉變。
14.根據(jù)權利要求13的方法，進一步包括以下步驟(d)在該信號通過不對稱的CMOS電路的同時，加大其脈沖寬度；(e)在該信號的一個信息攜帶緣產(chǎn)生一個第二窄脈沖，以重新減小該信號的脈沖寬度；以及(f)使該第二窄脈沖繼續(xù)通過該CMOS電路傳播。
15.一種互補型金屬氧化物半導體(CMOS)電路，其中在一個第一節(jié)點上的信息只在預定的時刻改變，該CMOS電路包括第一脈沖發(fā)生器，它具有與該第一節(jié)點耦合的輸入端，該第一脈沖發(fā)生器響應于在第一節(jié)點上的信息的正轉變而在一個輸出端產(chǎn)生一個第一脈沖；第二脈沖發(fā)生器，它的一個輸入端與該第一節(jié)點相耦合，該第二脈沖發(fā)生器響應于該第一節(jié)點上的信息的負轉變而在輸出端上產(chǎn)生一個第二脈沖；第一邏輯門電路通路，它的一個輸入端與第一脈沖發(fā)生器的輸出端相耦合，該第一邏輯門電路通路包括PMOS和NMOS晶體管—這些晶體管的大小的比值是不對稱的，以減小該信息的正緣在該第一節(jié)點上的傳播延遲；以及第二邏輯門電路通路，它的輸入端與該第二脈沖發(fā)生器的輸出端相耦合，該第二邏輯門電路通路所包括的PMOS與NMOS晶體管大小的比值是不對稱的，以減小該信息的負緣在該第一節(jié)點上的傳播延遲；其中在第一邏輯通路的輸出端處的一個脈沖將一個第二節(jié)點的狀態(tài)置于一個第一邏輯電平，且在該第二邏輯通路的輸出端處的一個脈沖將該第二節(jié)點的狀態(tài)置于一個第二邏輯電平。
全文摘要
用于CMOS電路的一種快速傳播技術，從而以在相對的緣處的較慢的信號轉變?yōu)榇鷥r，實現(xiàn)了在傳播的信號的信息攜帶緣處的更快速的信號轉變。本發(fā)明的這一技術，使CMOS電路中的P溝道拉起晶體管同N溝道拉下晶體管的大小比值不對稱，以在該信號的一個(上升或下降)緣獲得快得多的轉變，且在相對的緣獲得較慢的轉變。本發(fā)明的快速傳播技術特別適合于諸如同步RAM的同步數(shù)字CMOS電路。
文檔編號H03K17/687GK1117671SQ9510743
公開日1996年2月28日 申請日期1995年6月30日 優(yōu)先權日1994年6月30日
發(fā)明者羅伯特·J·普羅斯汀 申請人:湯森、湯森·庫里埃和克魯法律事務所