專利名稱：用來(lái)保護(hù)蓄電池的半導(dǎo)體單元、內(nèi)置該半導(dǎo)體單元的電池組、以及使用該電池組的電子裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用來(lái)保護(hù)蓄電池的半導(dǎo)體單元，具體地，涉及用來(lái)保護(hù)電池 組內(nèi)置的、用于便攜式裝置等等的蓄電池的鋰離子電池免于過(guò)充電、過(guò)放電、 充電過(guò)電流、放電過(guò)電流、短路電流等等的半導(dǎo)體單元，以及內(nèi)置有該半導(dǎo) 體單元的電池組、與電子裝置。
請(qǐng)注意，在說(shuō)明書與權(quán)利要求書中，將電子流簡(jiǎn)稱為電流，將電動(dòng)勢(shì)簡(jiǎn) 稱為電勢(shì)。
背景技術(shù)：
在便攜式電子裝置中，廣泛使用容易處理的電池組。電池組在一個(gè)封裝 中存儲(chǔ)一或多個(gè)蓄電池。作為蓄電池，使用具有大容量的蓄電池，例如鋰離 子電池、鋰聚合物電池、鎳氫電池等等。大容量電池在其中具有非常大的能 量，于是當(dāng)發(fā)生過(guò)充電、過(guò)放電、過(guò)電流等等時(shí)，其可能會(huì)發(fā)熱，或者在某 些情況下，其可能會(huì)燃燒。
因此，在電池組內(nèi)配備用來(lái)保護(hù)蓄電池的半導(dǎo)體單元，以保護(hù)蓄電池免 于過(guò)充電、過(guò)放電、充電過(guò)電流、放電過(guò)電流、短路電流等等，由此，如果 需要實(shí)際保護(hù)，則該半導(dǎo)體單元斷開(kāi)蓄電池與充電器或負(fù)載裝置之間的連接， 并且由此防止發(fā)熱與燃燒。
用來(lái)保護(hù)蓄電池的半導(dǎo)體單元具有特殊的檢測(cè)電路，用來(lái)檢測(cè)過(guò)充電、 過(guò)放電、充電過(guò)電流、放電過(guò)電流、短路電流等等中的每一個(gè)。該檢測(cè)電路 當(dāng)檢測(cè)到此類需要保護(hù)操作的異常時(shí)輸出檢測(cè)信號(hào)，斷開(kāi)開(kāi)關(guān)設(shè)備以斷開(kāi)蓄 電池與充電器或負(fù)載裝置之間的連接。
但是，如果提供的配置使得當(dāng)輸出檢測(cè)信號(hào)時(shí)立刻斷開(kāi)開(kāi)關(guān)設(shè)備，則即 使由于噪聲等等造成的故障而僅在非常短的時(shí)間內(nèi)輸出的檢測(cè)信號(hào)，也可能
會(huì)中斷至負(fù)載裝置的電源，由此可能會(huì)發(fā)生以下問(wèn)題負(fù)載裝置可能相應(yīng)地 引起故障等等。為了防止此類故障，通常提供配置使得僅當(dāng)自從輸出檢測(cè)
信號(hào)已經(jīng)過(guò)去了預(yù)定時(shí)間之后異常情況仍然持續(xù)時(shí)，才確定發(fā)生了真實(shí)故障， 然后斷開(kāi)開(kāi)關(guān)設(shè)備。
上述預(yù)定時(shí)間被稱為"延遲時(shí)間"。根據(jù)所檢測(cè)的異常的具體內(nèi)容，設(shè)置 不同的時(shí)間(在幾十毫秒與數(shù)秒之間的范圍內(nèi))作為延遲時(shí)間。即，當(dāng)所檢 測(cè)的異常等級(jí)較高或者緊急時(shí)，延遲時(shí)間設(shè)置較短。在另一方面，當(dāng)所檢測(cè) 的異常等級(jí)較低或者不緊急時(shí)，延遲時(shí)間設(shè)置較長(zhǎng)。
例如，對(duì)于檢測(cè)到過(guò)放電的延遲時(shí)間為大約16毫秒，對(duì)于檢測(cè)到過(guò)電流 的延遲時(shí)間為大約10毫秒，對(duì)于檢測(cè)到短路的延遲時(shí)間為大約1毫秒。在另 一方面，對(duì)于借助過(guò)充電4企測(cè)電路;險(xiǎn)測(cè)到過(guò)充電的延遲時(shí)間等于或大于1秒，
或者最長(zhǎng)可為大約5秒。
但是，如果當(dāng)在特性檢查、出廠檢查等等情況下測(cè)試用于保護(hù)蓄電池的 半導(dǎo)體單元時(shí)等待上述延遲時(shí)間，則檢查需要時(shí)間太長(zhǎng)，由此大規(guī)模生產(chǎn)效
果可能會(huì)降低，由此可能會(huì)增加成本。
為了解決該問(wèn)題，當(dāng)測(cè)試此類半導(dǎo)體單元時(shí)，將測(cè)試信號(hào)施加到該半導(dǎo) 體單元，由此縮短延遲時(shí)間，并且由此縮短測(cè)試時(shí)間。但是，因?yàn)榇祟愑糜?保護(hù)蓄電池的半導(dǎo)體單元應(yīng)該一皮電池組容納，所以其應(yīng)該;波小型化。從這一 觀點(diǎn)看，必須避免此類情況增加一個(gè)針腳用來(lái)提供測(cè)試信號(hào)的測(cè)試端子， 由此現(xiàn)有的小型封裝無(wú)法容納該半導(dǎo)體單元，并且應(yīng)該為其準(zhǔn)備較大的封裝， 或者焊接點(diǎn)數(shù)目由于測(cè)試端子而增加，IC芯片尺寸增加，并且由此會(huì)產(chǎn)生額 外的空間或者額外的成本。
日本公開(kāi)專利申請(qǐng)2005-12852公開(kāi)了本申請(qǐng)人提出的一種技術(shù)，用來(lái)解 決上述問(wèn)題。圖6顯示其中公開(kāi)的電池組的方框圖。
如圖6所示，電池組20包括用來(lái)保護(hù)蓄電池(在圖6中未顯示內(nèi)部配 置)的半導(dǎo)體單元l、蓄電池21、放電控制應(yīng)OS晶體管M21、充電控制畫OS 晶體管M22、電容器C21與電阻器R21和R22，并且具有正端子22與負(fù)端子 23。(當(dāng)蓄電池21充電時(shí))充電器30或者(當(dāng)蓄電池H放電時(shí))負(fù)載裝置 30連接到正端子22與負(fù)端子23。
半導(dǎo)體單元1具有電流4企測(cè)端子V-，用來(lái)檢測(cè)放電過(guò)電流或者充電過(guò)電 流。電流檢測(cè)端子V-相對(duì)于端子Vss的電壓在放電時(shí)為正電壓、在充電時(shí)為 負(fù)電壓。
在日本公開(kāi)專利申請(qǐng)2005-12852公開(kāi)的技術(shù)中，提供以下功能當(dāng)?shù)陀?從正常充電過(guò)電流產(chǎn)生的負(fù)電壓的負(fù)電壓被施加到電流;f企測(cè)端子V-時(shí)，減少 延遲時(shí)間。由此，可以省略在上述現(xiàn)有技術(shù)中所需要的上述測(cè)試端子，并且 由此可以防止增加封裝尺寸與增加芯片尺寸。
在半導(dǎo)體單元1中配備的延遲電路具有圖8所示的振蕩電路，以及用來(lái) 對(duì)該振蕩電路所生成的時(shí)鐘信號(hào)CLK的時(shí)鐘脈沖進(jìn)行計(jì)數(shù)的計(jì)數(shù)器電路。該 振蕩電路為環(huán)形振蕩電路，包括反相器電路41至45，如圖8所示。
設(shè)置環(huán)形振蕩電路中的振蕩頻率利用了對(duì)恒定電流反相器41與44輸出 端處電容器C1與C2充電/放電所需的時(shí)間。作為來(lái)自恒定電流反相器41與 44的恒定電流源II至14的恒定電流值大大增加的結(jié)果，可以增加環(huán)形振蕩 電路的振蕩頻率。在測(cè)試模式下，作為施加到恒定電流反相器41與44的恒 定電流值增加的結(jié)果，增加振蕩器電路的振蕩頻率，并且由此相應(yīng)地縮短延 遲時(shí)間。以下將參照?qǐng)D8描述其具體操作。
在正常操作中，測(cè)試信號(hào)TEST具有高電平，并且PM0S晶體管Ml與M2 截止。由此，來(lái)自恒定電流源13與14的電流不施加到恒定電流反相器41與 44,并且由此僅由恒定電流源II與12對(duì)電容器C1與C2充電/放電。結(jié)果， 充電/放電的時(shí)間增加，并且由此振蕩頻率下降。
與此不同，在測(cè)試情況下，低電平施加到測(cè)試信號(hào)TEST,并且由此PM0S 晶體管Ml與M2導(dǎo)通。由此，來(lái)自恒定電流源13與14的電流也提供給恒定 電流反相器41與44。結(jié)果，由來(lái)自恒定電流源II與13的電流的和電流對(duì) 電容器Cl充電/放電。以相同方式，由來(lái)自恒定電流源12與14的電流的和 電流對(duì)電容器C2充電/放電。結(jié)果，對(duì)電容器C1與C2充電/放電所需的時(shí)間 縮短，并且由此振蕩頻率增加。結(jié)果如上所述，縮短了延遲時(shí)間。
但是，對(duì)于振蕩電路，時(shí)鐘信號(hào)的頻率可能沒(méi)有被精確設(shè)置。這是因?yàn)?由于工藝變化，恒定電流源II至14的電流值、以及電容器Cl與C2的電容 可能變化。
另外，在測(cè)試情況下的振蕩頻率與正常操作中的振蕩頻率之間的比率可 能具有工藝變化。當(dāng)該比率增加時(shí)，該比率的變化相應(yīng)增加。結(jié)果，正常操 作中的低時(shí)鐘頻率與測(cè)試情況下的高時(shí)鐘頻率之間的比率可能沒(méi)有被精確設(shè) 置，并且由此在利用高時(shí)鐘頻率的測(cè)試中，測(cè)試時(shí)間可能對(duì)該半導(dǎo)體單元的 每個(gè)產(chǎn)品變化。
為了解決該問(wèn)題，本申請(qǐng)人提出了一種改進(jìn)的計(jì)數(shù)器電路(在日本公開(kāi)
專利申請(qǐng)2006-M5021中)，如圖7所示。圖7所示的該計(jì)數(shù)器電路12具有 以下配置多個(gè)觸發(fā)器電路FF1至FFn以級(jí)聯(lián)方式連接，用來(lái)輸入時(shí)鐘信號(hào) CLK，并且對(duì)時(shí)鐘脈沖進(jìn)行計(jì)數(shù)。從計(jì)數(shù)器電路12最后一級(jí)或者預(yù)定級(jí)的觸 發(fā)器電路的輸出反轉(zhuǎn)的信號(hào)被用作為延遲時(shí)間信號(hào)。另外，在利用該延遲電 路測(cè)試半導(dǎo)體電路的情況下(例如，當(dāng)?shù)谝粶y(cè)試信號(hào)TEST1處于低電平(其 意味著有效狀態(tài)，即低有效或負(fù)邏輯)時(shí))，使用利用來(lái)自第一級(jí)或者靠近第 一級(jí)的級(jí)的觸發(fā)器電路的輸出信號(hào)所生成的延遲時(shí)間。由此，可以縮短延遲
時(shí)間。結(jié)果，可以縮短延遲時(shí)間而不增加振蕩頻率。
但是，在圖7的電路中，在測(cè)試情況下，因?yàn)橹皇褂弥敝聊切┯糜谏?上述縮短的延遲時(shí)間的觸發(fā)器電路的觸發(fā)器電路，所以必須對(duì)其隨后的觸發(fā) 器電路是否正常操作分離地進(jìn)行測(cè)試。
為此目的，在減少的時(shí)間內(nèi)，對(duì)延遲電路的計(jì)數(shù)器電路12的所有觸發(fā)器 電路FF1至FFn進(jìn)行操作檢查，作為與第一測(cè)試信號(hào)TEST1不同的另一測(cè)試 信號(hào)(稱為第二測(cè)試信號(hào)TEST2)的結(jié)果，并且響應(yīng)于第二測(cè)試信號(hào)TEST2, 振蕩電路的振蕩頻率增加，如以上參照?qǐng)D8所述。即，在這種情況下，作為 圖8所示的測(cè)試信號(hào)TEST,施加上述第二測(cè)試信號(hào)TEST2。
即，例如，當(dāng)測(cè)試包括延遲電路(包括計(jì)數(shù)器電路12與振蕩電路13) 的整個(gè)半導(dǎo)體單元1時(shí)，可以使第一測(cè)試信號(hào)TEST1有效(即具有低電平)， 使第二測(cè)試信號(hào)TEST2無(wú)效(即具有高電平)，而當(dāng)具體地測(cè)試延遲電路(包 括計(jì)數(shù)器電路12與振蕩電路13)時(shí)，可以使第二測(cè)試信號(hào)TEST2有效(即 具有低電平)，使第一測(cè)試信號(hào)TEST1無(wú)效(即具有高電平)。
由此，當(dāng)測(cè)試整個(gè)半導(dǎo)體單元1時(shí)，振蕩電路13以正常振蕩頻率操作， 并且如上所述，作為使用第一級(jí)或者靠近第一級(jí)的預(yù)定級(jí)中觸發(fā)器電路的輸 出的結(jié)果，計(jì)數(shù)器電路12生成縮短的延遲時(shí)間。在另一方面，當(dāng)具體地測(cè)試 延遲電路時(shí)，如上所述，作為充電/放電電流增加的結(jié)果，振蕩電路13以增 加的振蕩頻率操作，并且如上所述，計(jì)數(shù)器電路12使用最后一級(jí)或者預(yù)定級(jí) 中觸發(fā)器電路的輸出，由此在這種情況下，可以一次測(cè)試所有觸發(fā)器電路FF1 至FFn。
發(fā)明內(nèi)容
但是，如上所述，從小型化的觀點(diǎn)，添加新端子用來(lái)向半導(dǎo)體單元1施
加第二測(cè)試信號(hào)TEST2不是優(yōu)選的。
考慮到上述情況設(shè)想了本發(fā)明，并且本發(fā)明的目的在于提供一種保護(hù)蓄 電池的半導(dǎo)體單元、其中內(nèi)置有該半導(dǎo)體單元的電池、以及使用該電池組的 電子裝置，其中不需要向該半導(dǎo)體單元添加新端子，并且可以在該半導(dǎo)體單 元內(nèi)部生成第二測(cè)試信號(hào)。
為了達(dá)到以上目的，根據(jù)本發(fā)明， 一種用來(lái)通過(guò)檢測(cè)過(guò)充電、過(guò)放電、 充電過(guò)電流、放電過(guò)電流、或短路電流來(lái)保護(hù)蓄電池的半導(dǎo)體單元具有電 流檢測(cè)端子，其當(dāng)為蓄電池充電時(shí)將充電電流轉(zhuǎn)換為相對(duì)于蓄電池的負(fù)電極 電勢(shì)(地電勢(shì))的負(fù)電壓，當(dāng)為蓄電池放電時(shí)將放電電流轉(zhuǎn)換為相對(duì)于蓄電 池的負(fù)電極電勢(shì)的正電壓，并且檢測(cè)充電/放電電流；以及測(cè)試信號(hào)生成電路， 其當(dāng)電流檢測(cè)端子的電壓下降到不會(huì)在半導(dǎo)體單元的正常操作狀態(tài)下發(fā)生的 第一負(fù)電壓時(shí)生成第一測(cè)試信號(hào)，并且當(dāng)電流檢測(cè)端子的電壓下降到低于第 一負(fù)電壓的第二負(fù)電壓時(shí)生成第二測(cè)試信號(hào)。
在該配置中，從施加到電流檢測(cè)端子V-的負(fù)電壓的值，生成兩個(gè)測(cè)試信 號(hào)，即第一測(cè)試信號(hào)與第二測(cè)試信號(hào)。結(jié)果，可以進(jìn)行不同的兩種測(cè)試，而 不用新添加用于測(cè)試的端子。
從以下結(jié)合附圖的詳細(xì)描述，可以看出本發(fā)明的其他目的與其他特征， 其中
圖1顯示圖解本發(fā)明實(shí)施例的電池組的電路圖； 圖2顯示本發(fā)明第一實(shí)施例中測(cè)試信號(hào)生成電路8的方框圖； 圖3顯示圖解圖2所示的反相器電路的輸出電壓與負(fù)側(cè)電源端子(即電 流檢測(cè)端子V-)的電壓之間關(guān)系的圖示；
圖4顯示圖2所示的反相器電路31與32的詳細(xì)電路圖5顯示本發(fā)明第二實(shí)施例中測(cè)試信號(hào)生成電路8的方框圖6顯示現(xiàn)有技術(shù)中電池組的方框圖7顯示能夠用于本發(fā)明實(shí)施例的計(jì)數(shù)器電路的一個(gè)例子；
圖8顯示能夠用于本發(fā)明實(shí)施例的振蕩電路的一個(gè)例子；
圖9顯示提供遲滯電壓作為本發(fā)明實(shí)施例的一個(gè)例子；
圖10顯示增加測(cè)試信號(hào)數(shù)目作為本發(fā)明實(shí)施例的一個(gè)例子。
附圖標(biāo)記說(shuō)明
1:用來(lái)保護(hù)蓄電池的半導(dǎo)體單元；
2:過(guò)充電檢測(cè)電路；
3:過(guò)it電4企測(cè)電路；
4:充電過(guò)電流4全測(cè)電3各；
5:第 一放電過(guò)電流檢測(cè)電路；
6:第二放電過(guò)電流檢測(cè)電路；
7:延遲電路；
8:測(cè)試信號(hào)生成電路；
9:電平移位器；
10:異常充電器^r測(cè)電路；
11:邏輯電路；
12:計(jì)數(shù)器電路；
13:振蕩電路；
14:短^4全測(cè)電^各；
20:電池組；
21:蓄電池；
22:正側(cè)端子；
23:負(fù)側(cè)端子；
30:充電器或負(fù)載裝置
31、 32、 41、 42、 43、 44、 45:反相器電路
33:負(fù)邏輯AND電路；
35、 36: 4甘位電^各；
51、 52: NAND電3各；
II至14;恒定電流源；
Ml、 M2、 M31、 M33: PM0S晶體管;
M21、 M22、 M32、 M34: NM0S晶體管；
R1至R4、 R21、 R22、 R31至R34:電阻器；
Vr:參考電壓。
具體實(shí)施例方式
根據(jù)本發(fā)明的實(shí)施例，提供了以下配置
a) —種用來(lái)通過(guò)檢測(cè)過(guò)充電、過(guò)放電、充電過(guò)電流、放電過(guò)電流、或短 路電流來(lái)保護(hù)蓄電池的半導(dǎo)體單元，具有電流檢測(cè)端子，其當(dāng)為蓄電池充 電時(shí)將充電電流轉(zhuǎn)換為相對(duì)于蓄電池的負(fù)電極電勢(shì)(地電勢(shì))的負(fù)電壓，當(dāng) 為蓄電池放電時(shí)將放電電流轉(zhuǎn)換為相對(duì)于蓄電池的負(fù)電極電勢(shì)的正電壓，并 且檢測(cè)充電/放電電流；以及測(cè)試信號(hào)生成電路，其當(dāng)電流檢測(cè)端子的電壓下 降到不會(huì)在半導(dǎo)體單元的正常操作狀態(tài)下發(fā)生的第一負(fù)電壓時(shí)生成第一測(cè)試 信號(hào)，并且當(dāng)電流檢測(cè)端子的電壓下降到低于第一負(fù)電壓的第二負(fù)電壓時(shí)生 成第二測(cè)試信號(hào)。
在該配置中，從施加到電流檢測(cè)端子V-的負(fù)電壓的值，生成兩個(gè)測(cè)試信 號(hào)，即第一測(cè)試信號(hào)與第二測(cè)試信號(hào)。結(jié)果，可以進(jìn)行不同的兩種測(cè)試，而 不用新添加用于測(cè)試的端子。
b) 該半導(dǎo)體單元還可以包括延遲電路，其將一企測(cè)過(guò)充電、過(guò)放電、充 電過(guò)電流、放電過(guò)電流、或短路電流的輸出延遲一可以為每個(gè)檢測(cè)項(xiàng)目確定 的延遲時(shí)間，其中當(dāng)測(cè)試半導(dǎo)體單元時(shí)，可以使用第一測(cè)試信號(hào)與第二測(cè) 試信號(hào)中的一個(gè)，作為用來(lái)縮短延遲電路所生成的延遲時(shí)間的信號(hào)；并且可 以使用第一測(cè)試信號(hào)與第二測(cè)試信號(hào)中的另 一個(gè)，作為用來(lái)測(cè)試延遲電路的 信號(hào)。
在該配置中， 一個(gè)測(cè)試信號(hào)用于其中減少延遲時(shí)間的測(cè)試，并且另一個(gè) 測(cè)試信號(hào)用于進(jìn)行延遲電路的測(cè)試。結(jié)果，可以進(jìn)行延遲電路本身的測(cè)試而 不用添加測(cè)試端子。
c) 在如a)或b)所述的半導(dǎo)體單元中，測(cè)試信號(hào)生成電路可以至少包 含CMOS配置的第一反相器電路，其中出于生成第一測(cè)試信號(hào)的目的，可以 將第一反相器電路的負(fù)電源端子連接到電流檢測(cè)端子，并且可以將第一反相 器電路的輸入端子連接到地電勢(shì)或者預(yù)定電勢(shì)；以及CM0S配置的第二反相器 電路，其中出于生成第二測(cè)試信號(hào)的目的，可以將第二反相器電路的負(fù)電源 端子連接到電流檢測(cè)端子，并且可以將第二反相器電路的輸入端子連接到地 電勢(shì)或者預(yù)定電勢(shì)。另外，可以制作此類配置使得第一反相器電路的輸入門 限電壓與第二反相器電路的輸入門限電壓可以作得相互不同。
在該配置中，測(cè)試信號(hào)生成電路使用兩個(gè)反相器電路，將電流檢測(cè)端子
的電壓施加給反相器電路的負(fù)電源端子，并且使這些反相器電路的輸入門限 電壓相互不同。由此，可以簡(jiǎn)化電路配置，并且由此可以避免電路尺寸增加， 從而達(dá)到本發(fā)明的目的。
d) 在如C)所述的半導(dǎo)體單元中，作為使將柵極連接到第一反相器電路
與第二反相器電路的輸入端子的麗os晶體管的柵極門限電壓相互不同的結(jié)
果，可以將第一反相器電路與第二反相器電路每一個(gè)的輸入門限電壓設(shè)置處 于不同電壓。
在該配置中，為了使輸入門限電壓在第 一反相器電路與第二反相器電路
之間不同，使畫os晶體管的柵極門限電壓在其間不同。由此，可以簡(jiǎn)化電路
配置，并且由此可以避免電路尺寸增加，從而達(dá)到本發(fā)明的目的。
e) 在如d)所述的半導(dǎo)體單元中，作為使將柵極連接到第一反相器電路 與第二反相器電路的輸入端子的畫0S晶體管的柵極寬度與柵極長(zhǎng)度的比例 在第一反相器電路與第二反相器電路之間相互不同的結(jié)果，可以使所述麗0S 晶體管的柵極門限電壓不同?？商鎿Q地，在如c)所述的半導(dǎo)體單元中，作 為將具有不同電阻值的電阻器插入在將柵極連接到第 一反相器電路與第二反 相器電路的應(yīng)0S晶體管的源極與電流檢測(cè)端子之間的結(jié)果，可以將第一反相 器電路與第二反相器電路的輸入門限電壓設(shè)置處于不同電壓。
在該配置中，為了使輸入門限電壓相互不同，使麗OS晶體管的柵極門限 電壓相互不同，或者在NM0S晶體管的源極與電流檢測(cè)端子之間插入具有不同 電阻值的電阻器。由此，可以簡(jiǎn)化電路配置，并且由此可以避免電路尺寸增 加，從而達(dá)到本發(fā)明的目的
f )在如c)至e)中任一項(xiàng)所述的半導(dǎo)體單元中，可以將第一反相器電 路與第二反相器電路的輸入端子連接到共同電勢(shì)。另外，在該半導(dǎo)體單元中，
所述共同電勢(shì)可以為地電勢(shì)。
在該配置中，將第 一反相器電路與第二反相器電路的輸入端子連接到共 同電勢(shì)，并且所述共同電勢(shì)為地電勢(shì)。由此，可以簡(jiǎn)化電路配置，從而達(dá)到 本發(fā)明的目的。
g)在如c)所述的半導(dǎo)體單元中，第一反相器電路與第二反相器電路的 輸入端子分別連接到不同的電勢(shì)。
在該配置中，第 一反相器電路與第二反相器電路的輸入端子分別連接到
不同的電勢(shì)。結(jié)果，
可以生成兩個(gè)測(cè)試信號(hào)。由此可以簡(jiǎn)化電路配置，并且由此可以避免電路尺 寸增加，從而達(dá)到本發(fā)明的目的。
h) 在如C)所述的半導(dǎo)體單元中，可以將遲滯給予第一反相器電路與第 二反相器電路中每一個(gè)的輸入門限電壓。
在該配置中，可以避免生成諸如顫動(dòng)(chattering)等噪聲。
i) 一種內(nèi)置有如a)至h)中任一項(xiàng)所述的半導(dǎo)體單元的電池組。 在該配置中，通過(guò)利用上述具有簡(jiǎn)單電路配置的用來(lái)保護(hù)蓄電池的半導(dǎo)
體單元，可以獲得方便的電池組。
j) 一種使用如i)所述的電池組的電子裝置。
在該配置中，通過(guò)利用上述具有簡(jiǎn)單電路配置的用來(lái)保護(hù)蓄電池的半導(dǎo) 體單元，可以獲得方便的電子裝置。
以下將詳細(xì)描述本發(fā)明實(shí)施例。首先將描述顯示本發(fā)明實(shí)施例的電池組 的基本配置。
圖1顯示圖解本發(fā)明實(shí)施例的電池組的電路圖。
如圖1所示，電池組20具有用來(lái)保護(hù)蓄電池的半導(dǎo)體單元1、蓄電池 21、放電控制麗OS晶體管M21、充電控制麗OS晶體管M22、電容器Cl與電 阻器R21、 R22。電池組20具有+側(cè)(即正側(cè))端子22與-側(cè)(即負(fù)側(cè))端子 23，(當(dāng)通過(guò)其為蓄電池21充電時(shí))充電器30連接到端子22與23，或者(當(dāng) 從蓄電池21向其供電時(shí))負(fù)載電路30連接到端子22與23。
半導(dǎo)體單元1具有充電過(guò)電流檢測(cè)電路4、第一放電過(guò)電流檢測(cè)電路5、 第二放電過(guò)電流檢測(cè)電路6、延遲電路7 (其包括振蕩電路13與計(jì)數(shù)器電路 12)、測(cè)試信號(hào)生成電路8、電平移位器9、異常充電器檢測(cè)電路IO、邏輯電 路11、麗OS晶體管Ml、 M2、以及短路檢測(cè)電路14。半導(dǎo)體單元1具有放 電控制端子Dout，用來(lái)控制放電控制麗0S晶體管M21;充電控制端子Cout， 用來(lái)控制充電控制麗OS晶體管M22;以及電流檢測(cè)端子V-，用來(lái)將充電電流 與放電電流轉(zhuǎn)換為相應(yīng)電壓，并且檢測(cè)它們。
請(qǐng)注意，在圖l所示的電路配置中，當(dāng)為蓄電池21充電時(shí)，充電電流 流動(dòng)方向?yàn)?人蓄電池21的負(fù)電極通過(guò)電流檢測(cè)端子V-，而當(dāng)放電時(shí)，放電 電流反方向流動(dòng)，為從電流檢測(cè)端子V-通過(guò)蓄電池21的負(fù)電極。如圖1所 示，放電控制麗OS晶體管M21與充電控制NMOS晶體管M22連接在蓄電池21 的負(fù)電極與電流檢測(cè)端子V-之間。當(dāng)這些晶體管M21與M22導(dǎo)通時(shí)，充電/
放電電流可以如上所述地流動(dòng)。在這些晶體管M21與M22被如此導(dǎo)通期間， 存在其導(dǎo)通電阻。當(dāng)充電時(shí)，充電電流如上所述地流動(dòng)，這是因?yàn)樾铍姵?1 的負(fù)電極的電壓高于電流檢測(cè)端子V-的電壓。在另一方面，當(dāng)放電時(shí)，放電 電流如上所述地流動(dòng)，這是因?yàn)殡娏?險(xiǎn)測(cè)端子V-的電壓高于蓄電池21的負(fù) 電極的電壓。由此，當(dāng)對(duì)蓄電池21充電時(shí)，電流檢測(cè)端子V-具有相對(duì)于蓄 電池21的負(fù)電極電勢(shì)的負(fù)電壓，而當(dāng)對(duì)蓄電池21放電時(shí)，電流;f全測(cè)端子V-具有相對(duì)于蓄電池21的負(fù)電;f及電勢(shì)的正電壓。
電池組20用于各種電子裝置，例如手^L、筆記本電腦、PDA等等。在電 池組20中，半導(dǎo)體單元1檢測(cè)蓄電池21的過(guò)充電、過(guò)放電、過(guò)電流等等， 以保護(hù)蓄電池免于過(guò)充電、過(guò)放電、過(guò)電流等等。
例如，過(guò)充電、過(guò)放電、或者短路由過(guò)充電檢測(cè)電路2、過(guò)放電檢測(cè)電 路3、與短路檢測(cè)電路14中的相應(yīng)一個(gè)檢測(cè)，延遲電路7中的振蕩電路13 開(kāi)始操作，并且計(jì)數(shù)器電路12啟動(dòng)。
由此，預(yù)先為這些檢測(cè)電路2、 3、與14中每一個(gè)設(shè)置的延遲時(shí)間由計(jì) 數(shù)器電路12測(cè)量。在經(jīng)過(guò)了延遲時(shí)間、并且由此計(jì)數(shù)器電路12輸出信號(hào)到 邏輯電路11之后，邏輯電路11與電平移位器9當(dāng)發(fā)生了過(guò)充電時(shí)使到端子 Cout的輸出具有低電平，導(dǎo)致充電控制麗OS晶體管M"被截止，并且當(dāng)發(fā) 生了過(guò)放電或短路時(shí)造成到端子Dout的輸出，導(dǎo)致放電控制麗OS晶體管Mn 被截止。由此，過(guò)充電、過(guò)放電、或者短路得到控制，并且保護(hù)蓄電池21免 于過(guò)充電、過(guò)放電、以及短路。
請(qǐng)注意，現(xiàn)在描述用來(lái)實(shí)現(xiàn)上述功能的特定配置，即預(yù)先為這些檢測(cè)電 路2、 3、與14中每一個(gè)設(shè)置的延遲時(shí)間由計(jì)數(shù)器電路12測(cè)量。即，在圖7 所示的計(jì)數(shù)器12的配置中，從觸發(fā)器電路FF1至FFn中選擇的預(yù)定觸發(fā)器電 路的相應(yīng)輸出端可以用來(lái)分別測(cè)量對(duì)應(yīng)于這些檢測(cè)電路的延遲時(shí)間。即，為 了測(cè)量較短的延遲時(shí)間，可以使用較前級(jí)中的觸發(fā)器電路的輸出端，而為了 測(cè)量較長(zhǎng)的延遲時(shí)間，可以使用較后級(jí)中的觸發(fā)器電路的輸出端。
另外，當(dāng)連接異常狀態(tài)下的充電器、并且由此將異常高的電壓施加到電 池組20時(shí)，異常充電器檢測(cè)電路10截止畫OS晶體管M2,從而防止將電流 檢測(cè)端子V-的電勢(shì)直接施加到第一放電過(guò)電流檢測(cè)電路5、第二放電過(guò)電流 檢測(cè)電路6、以及短路檢測(cè)電路14的輸入端，并且還導(dǎo)通麗OS晶體管Ml， 從而將輸入電平固定于地電平。由此，防止發(fā)生由于晶體管的Vth隨時(shí)間變
化而造成的過(guò)電流檢測(cè)電壓值與短路檢測(cè)電壓的移動(dòng)。 以下詳細(xì)描述關(guān)于本發(fā)明的部分。
如上所述，延遲電路7具有振蕩電路13和計(jì)數(shù)器電路12。過(guò)充電^企測(cè)
電路2、過(guò)放電4全測(cè)電路3、充電過(guò)電流檢測(cè)電路4、第一放電過(guò)電流檢測(cè)電 路5、第二放電過(guò)電流檢測(cè)電路6、以及短路檢測(cè)電路14的輸出輸入到延遲 電路7。另外，從以后描述的測(cè)試信號(hào)生成電路8向其輸入第一測(cè)試信號(hào)TEST1 與第二測(cè)試信號(hào)TEST2。
圖7顯示計(jì)數(shù)器電路12的一個(gè)實(shí)施例。計(jì)數(shù)器電路12具有以下配置， 其中以級(jí)聯(lián)方式連接多個(gè)觸發(fā)器電路FF1至FFn,向其輸入時(shí)鐘信號(hào)"CLK", 并且生成延遲信號(hào)"Delay"。在常規(guī)操作中(即當(dāng)?shù)谝粶y(cè)試信號(hào)TEST1處于 高電平、即負(fù)邏輯中的無(wú)效時(shí))，使用將最后一級(jí)中的觸發(fā)器電路FFn或者預(yù) 定級(jí)中的觸發(fā)器電路的輸出反相所需的時(shí)間作為延遲時(shí)間信號(hào)。在測(cè)試半導(dǎo) 體單元1期間(即當(dāng)?shù)谝粶y(cè)試信號(hào)TEST1處于低電平、即負(fù)邏輯中的有效時(shí))， 使用將第一級(jí)中的觸發(fā)器電路FF1反相所需的時(shí)間作為延遲時(shí)間信號(hào)。由此， 在測(cè)試半導(dǎo)體單元l期間，可以大大縮短延遲時(shí)間，這是因?yàn)閷?shí)際用來(lái)生成 延遲信號(hào)的觸發(fā)器電路的數(shù)目被由此減少了 。
圖8顯示用來(lái)生成時(shí)鐘信號(hào)"CLK"(其被輸出到計(jì)數(shù)器電路12)的振蕩 電路13的一個(gè)實(shí)施例。在常規(guī)操作中(即當(dāng)?shù)诙y(cè)試信號(hào)TEST2處于高電平 (無(wú)效)時(shí))，振蕩頻率為低。在另一方面，在具體測(cè)試延遲電路7期間(即 當(dāng)?shù)诙y(cè)試信號(hào)TEST2處于低電平(有效)時(shí))，增加振蕩頻率。
由此，如在"背景技術(shù)，，中所述，當(dāng)測(cè)試包括延遲電路(包括計(jì)數(shù)器電 路12與振蕩電路13)的整個(gè)半導(dǎo)體單元1時(shí)，可以使第一測(cè)試信號(hào)TEST1 有效(即具有低電平)，同時(shí)第二測(cè)試信號(hào)TEST2無(wú)效(即具有高電平)，而 當(dāng)具體地測(cè)試延遲電路(包括計(jì)數(shù)器電路12與振蕩電路13)時(shí)，可以使第 二測(cè)試信號(hào)TEST2有效(即具有低電平)，同時(shí)第一測(cè)試信號(hào)TEST1無(wú)效(即 具有高電平)。
由此，當(dāng)測(cè)試整個(gè)半導(dǎo)體單元1時(shí)，振蕩電路13以正常振蕩頻率操作， 并且如上所述，作為使用第一級(jí)或者靠近第一級(jí)的預(yù)定級(jí)中觸發(fā)器電路的輸 出的結(jié)果，計(jì)數(shù)器電路12生成縮短的延遲時(shí)間。在另一方面，當(dāng)具體地測(cè)試 延遲電路時(shí)，如上所述，作為充電/放電電流增加的結(jié)果，振蕩電路13以增 加的振蕩頻率操作，并且如上所述，計(jì)數(shù)器電路U使用最后一級(jí)或者預(yù)定級(jí)
中觸發(fā)器電路的輸出，由此在這種情況下，可以一次測(cè)試所有觸發(fā)器電路FF1
至FFn。
圖2顯示本發(fā)明第一實(shí)施例中測(cè)試信號(hào)生成電路8的方框圖。
當(dāng)電流檢測(cè)端子V-的電壓下降到相對(duì)于地電勢(shì)Vss的第一負(fù)電壓時(shí)，測(cè) 試信號(hào)生成電路8輸出第一測(cè)試信號(hào)TEST1 (即相應(yīng)輸出端子TEST1的信號(hào) 電平變?yōu)榫哂械碗娖?，而當(dāng)電流檢測(cè)端子V-的電壓下降到比第一負(fù)電壓還 要低的第二負(fù)電壓時(shí)，測(cè)試信號(hào)生成電路8輸出第二測(cè)試信號(hào)TEST2 (即相 應(yīng)輸出端子TEST2的信號(hào)電平變?yōu)榫哂械碗娖?。如圖2所示，測(cè)試信號(hào)生成 電路8包括由CMOS晶體管構(gòu)成的反相器電路31與32、鉗位電路35與36、 負(fù)邏輯AND電路33、以及反相器電路34。
反相器電路31與32的正側(cè)電源端子都連接到電源電勢(shì)Vdd，并且其負(fù) 側(cè)電源端子都連接到電流檢測(cè)端子V-，如圖2所示。另外，這些反相器電路 31與32的輸入端子都連接到地電勢(shì)Vss。
將反相器電路31的輸入門限電壓設(shè)置得低于反相器電路32的輸入門限 電壓。
圖3顯示圖解反相器電路31與32的輸出電壓與負(fù)側(cè)電源端子的電壓(即 電流檢測(cè)端子V-的電壓)之間關(guān)系的圖示。當(dāng)電流檢測(cè)端子V-的電壓為地電 勢(shì)Vss (即OV)時(shí)，反相器電路31的輸出電壓INV31out與反相器電路32的 輸出電壓INV32out都處于高電平，并且為電源電勢(shì)Vdd，如圖3所示。
然后，當(dāng)將電流檢測(cè)端子V-的電壓減少變?yōu)榈谝回?fù)電壓(例如-2V)時(shí)， 反相器電路31反相，并且由此其輸出電壓工NV31out下降到-2V。當(dāng)電流檢測(cè) 端子V-的電壓進(jìn)一步下降為第二負(fù)電壓(例如-3V)時(shí)，反相器電路32也反 相，并且由此其輸出電壓INV32out下降到-3V,如所示。
請(qǐng)注意，如上所述，將反相器電路31的輸入門限電壓設(shè)置得低于反相器 電路32的輸入門限電壓。這意味著施加到輸入端子與負(fù)電源端子(其連接到 電流檢測(cè)端子V-,如圖2所示)之間要反相的電壓對(duì)于反相器電路31比對(duì) 于反相器電路32的要小。每個(gè)反相器電路31與32中的輸入端子與負(fù)電源端 子之間的電壓等于地電勢(shì)Vss與電流檢測(cè)端子V-的電壓之間的電壓，這是因 為每個(gè)反相器電路的輸入端被連接到地電勢(shì)Vss,如圖2所示。結(jié)果，如圖3 所示，當(dāng)電流檢測(cè)端子V-的電壓被減少到低于第一負(fù)電壓(即反相器電路31 的輸入門限電壓，反相器電路31已經(jīng)在該電壓上反相)的第二負(fù)電壓(即反
相器電路32的輸入門限電壓)時(shí)，反相器電路32反相。
配備鉗位電路1 (35)與鉗位電路2 (36),從而當(dāng)反相器電路31與32 的輸出處于低于0 V的低電平時(shí)，將反相器電路31與32的輸出鉗位至0 V, 如圖3所示。鉗位電路1 ( 35 )的輸出施加到負(fù)邏輯AND電路33的輸入1。 鉗位電路2 ( 36 )的輸出被原樣輸出作為第二測(cè)試信號(hào)TEST2,并且還通過(guò)反 相器電路34 (其將鉗位電路2 (36)的輸出的電平反相)連接到負(fù)邏輯AND 電路33的輸入2。
請(qǐng)注意對(duì)于負(fù)邏輯AND電路33施加負(fù)邏輯，并且由此將高電平當(dāng)作"0"， 而將低電平當(dāng)作"1"。結(jié)果，當(dāng)負(fù)邏輯AND電路33的輸入2處于低電平(其 被當(dāng)作'T，)時(shí)，將另一輸入1原樣從其輸出。與此相反，在負(fù)邏輯AND電 路33中，當(dāng)輸入2處于高電平(其被當(dāng)作"0")時(shí)，其輸出總是"0",即高 電平。
結(jié)果，當(dāng)?shù)诙y(cè)試信號(hào)TEST2處于高電平(在負(fù)邏輯下為無(wú)效)時(shí)，其 然后由反相器電路34反相為低電平，其被負(fù)邏輯AND電路33當(dāng)作"1"。結(jié) 果，'T，被輸入到負(fù)邏輯AND電路33的輸入2，結(jié)果，負(fù)邏輯AND電路33 原樣輸出輸入1的信號(hào)電平，并且由此，第一測(cè)試信號(hào)TEST1為鉗位電路1 (35)的輸出，鉗位電路l (35)鉗位反相器電路31的輸出。由此，當(dāng)?shù)诙?測(cè)試信號(hào)TEST2處于高電平(無(wú)效)時(shí)，原樣(嚴(yán)格地說(shuō)，是在由鉗位電路 1 (35)處理之后)輸出反相器電路31的輸出，作為來(lái)自測(cè)試信號(hào)生成電路 8的第一測(cè)試信號(hào)TEST1。在另一方面，當(dāng)?shù)诙y(cè)試信號(hào)TEST2處于低電平(有 效)時(shí)，其被反相器電路34反相為高電平，其被負(fù)邏輯AND電路33當(dāng)作"0"。 結(jié)果，負(fù)邏輯AND電路33輸出"0"，其在負(fù)邏輯下為高電平(即無(wú)效)。由 此，當(dāng)?shù)诙y(cè)試信號(hào)TEST2處于低電平(有效)時(shí)，從測(cè)試信號(hào)生成電路8 輸出的第一測(cè)試信號(hào)TEST1總是處于高電平(無(wú)效)。
由此，為了輸出第一測(cè)試信號(hào)TEST1,即，為了使測(cè)試信號(hào)生成電路8 的輸出端子TEST1具有低電平(有效)，應(yīng)該將電流檢測(cè)端子V-的電壓設(shè)置 在第一負(fù)電壓(即-2V)與第二負(fù)電壓(即-3V)之間。由此，如圖3所示， 反相器電路32的輸出INV32out處于高電平，而反相器31的輸出INV31out 處于低電平。在這種狀態(tài)下，如上所述，反相器32的高電平輸出由反相器 34反相為低電平，其被當(dāng)作'T，，并且結(jié)果，原樣輸出INV31out作為第一 測(cè)試信號(hào)TEST1。因?yàn)槿缟纤龇聪嗥?1的輸出INV31out處于低電平，所 以在負(fù)邏輯下被當(dāng)作'T，(有效)的低電平通過(guò)鉗位電路1 (35)輸出作為 第一測(cè)試信號(hào)TEST1。
在另一方面，為了輸出第二測(cè)試信號(hào)TEST2 ，即，為了使測(cè)試信號(hào)生成 電路8的輸出端子TEST2具有在負(fù)邏輯下被當(dāng)作'T，的低電平(有效)，應(yīng) 該將電流檢測(cè)端子V-的電壓設(shè)置得低于第二負(fù)電壓(即-3V)。由此，如圖3 所示，反相器32的輸出INV32out與反相器31的輸出INV31out兩者都處于 低電平。在這種狀態(tài)下，如上所述，反相器32的低電平輸出由反相器34反 相為高電平，其被當(dāng)作"0",并且結(jié)果，第一測(cè)試信號(hào)TEST1處于在負(fù)邏輯 下被當(dāng)作"0"的高電平(無(wú)效)。因?yàn)槿缟纤龇聪嗥?2的輸出INV32out 處于低電平，所以在負(fù)邏輯下被當(dāng)作"1"的低電平(有效)通過(guò)鉗位電路2 (36)輸出作為第二測(cè)試信號(hào)TEST 2。
圖4顯示圖2所示的反相器電路31與32的例子的詳細(xì)電路圖。反相器 電路31包括PM0S晶體管M31、麗OS晶體管M32、以及電阻器R31與R32。反 相器電路32包括PM0S晶體管M33、應(yīng)0S晶體管M34、以及電阻器R33與R34。
PM0S晶體管M31的源極通過(guò)電阻器R31連接到電源電勢(shì)Vdd，并且其漏 極連接到麗0S晶體管M32的漏極。麗0S晶體管M32的源極通過(guò)電阻器R32 連接到地電勢(shì)Vss。另外，PM0S晶體管M31的柵極與NM0S晶體管M32的柵極 連接在一起，并且連接到地電勢(shì)Vss。從PM0S晶體管M31的漏極與NM0S晶 體管M32的漏極連接在一起處的節(jié)點(diǎn)，獲得反相器31的輸出INV31out。
反相器電路32的配置與如上所述的反相器電路31的配置相同，并且因 此省略重復(fù)描迷。如上所述，為了使反相器電路31與反相器電路32的輸入 門限電壓相互不同，在例子中，使電阻器R32與R34的相應(yīng)電阻值相互不同。
隨著電阻器R32或R34的電阻值增加，由電阻器生成的電壓降相應(yīng)增加， 并且因此提高了畫0S晶體管M32與M34中相應(yīng)一個(gè)的源極電勢(shì)。結(jié)果，相應(yīng) 反相器電路的輸入門限電壓增加。在本實(shí)施例中，如上所述，將反相器電路 32的輸入門限電壓設(shè)置得較高。因此，使電阻器R34的電阻值大于電阻器R32 的電阻值。
以下描述使反相器電路31與反相器電路32的輸入門限電壓相互不同的 方法的另一個(gè)例子(如上所述的第一實(shí)施例的變體實(shí)施例)，即，不同于如上 所述的使電阻值相互不同，可以使應(yīng)0S晶體管M32與M34的柵極門限電壓相 互不同?？梢宰鳛槭褂^0S晶體管M32與M34的柵極寬度(W )與柵極長(zhǎng)度(L )
之間的比例(W/L)相互不同的結(jié)果，使柵極門限電壓相互不同。由此，在這
種情況下，也可以相應(yīng)地使反相器電路31與32的輸入門限電壓相互不同。
具體地，眾所周知，隨著麗0S晶體管的上述比例W/L增加，流經(jīng)晶體管 的電流相應(yīng)增加。結(jié)果，晶體管在其被導(dǎo)通期間較不可能被截止，而在其被 截止期間較可能被導(dǎo)通。結(jié)果，隨著NM0S晶體管的上述比例W/L增加，晶體 管的柵極門限電壓相應(yīng)降低。在本實(shí)施例中，反相器電路31應(yīng)該具有降低的 輸入門限電壓，并且為此目的，應(yīng)該使其麗OS晶體管M32的上述比例W/L大 于另一反相器電路32的畫0S晶體管M34的上述比例W/L。
圖5顯示本發(fā)明第二實(shí)施例中測(cè)試信號(hào)生成電路8的方框圖。第二實(shí)施 例與上述第一實(shí)施例的不同之處在于，將參考電壓Vr施加到反相器電^各31 的車敘入端。
在圖5的電路配置中，即使當(dāng)反相器電路31與32的輸入門限電壓相同 時(shí)，當(dāng)電流檢測(cè)端子V-的電壓逐漸減少時(shí)，反相器電路31反相也要早于反 相器電路32,如圖3所示。結(jié)果，可以提供與第一實(shí)施例中圖2的電路配置 相同的功能。
請(qǐng)注意，優(yōu)選的是，向反相器電路31與32的輸入門限電壓提供遲滯電 壓，如圖2至圖5所示。由此，可以避免當(dāng)生成測(cè)試信號(hào)時(shí)生成諸如顫動(dòng)等 噪聲。
圖9顯示向反相器電路31與32的輸入門限電壓提供遲滯電壓的一個(gè)例 子。圖9只顯示了反相器電路31的例子作為典型例。在該配置中，還配備電 阻器R50、 NM0S晶體管M50、以及反相器電路INV1、 INV2。結(jié)果，當(dāng)電流檢 測(cè)端子V-的電壓逐漸減少時(shí)，晶體管M31與M32之間的電勢(shì)首先處于高電平， 由此，低電平在由反相器電路INV1反相之后施加到麗OS晶體管M50的柵極， 然后麗OS晶體管M50相應(yīng)截止。結(jié)果，電阻器R50提高麗OS晶體管M32的 源極電勢(shì)，并且因此門限電壓相應(yīng)增加。在另一方面，當(dāng)電流^^測(cè)端子V-的 電壓逐漸增加時(shí)，晶體管M31與M32之間的電勢(shì)首先處于低電平，由此，高 電平在由反相器電路INV1反相之后施加到NMOS晶體管M50的柵極，然后 麗OS晶體管M50相應(yīng)導(dǎo)通。結(jié)果，電阻器R50由導(dǎo)通的應(yīng)OS晶體管M50旁 路，并且因此門限電壓相應(yīng)減少。由此提供遲滯電壓。
另外，通過(guò)增加在測(cè)試信號(hào)生成電路8中包含的反相器電路31與32的 數(shù)目，可以增加要生成的測(cè)試信號(hào)的數(shù)目。圖10顯示其特定例子。在該配置
中，作為另外配備反相器電路33的結(jié)果，反相器電路的數(shù)目為三，即反相器
電^各31、 32、 33。由此，可以將測(cè)試信號(hào)的數(shù)目從二增加到三。
由此，沖艮據(jù)本發(fā)明，才艮據(jù)施加到半導(dǎo)體單元1的電流檢測(cè)端子V-的負(fù)電
壓的幅度，生成第一測(cè)試信號(hào)與第二測(cè)試信號(hào)。結(jié)果，可以對(duì)半導(dǎo)體單元1
進(jìn)行不同的測(cè)試，而不用增加用于測(cè)試的新端子。
請(qǐng)注意，諸如如上所述的本發(fā)明的實(shí)施例等用于保護(hù)蓄電池的半導(dǎo)體單
要蓄電池的各種電子裝置，包括手機(jī)、數(shù)字相機(jī)、諸如便攜式MD裝置等音頻 裝置等等。
域技術(shù)人員在不脫離權(quán)利要求書所列的本發(fā)明的范圍的前提下，可以進(jìn)行各 種修改與變化。
本申請(qǐng)基于2006年9月13日提交的日本優(yōu)先權(quán)申請(qǐng)第2006-247620號(hào)， 其全部?jī)?nèi)容通過(guò)引用融入本文。
權(quán)利要求
1.一種通過(guò)檢測(cè)過(guò)充電、過(guò)放電、充電過(guò)電流、放電過(guò)電流、或短路電流來(lái)保護(hù)蓄電池的半導(dǎo)體單元，包括:電流檢測(cè)端子，其當(dāng)為蓄電池充電時(shí)將充電電流轉(zhuǎn)換為相對(duì)于蓄電池的負(fù)電極電勢(shì)(地電勢(shì))的負(fù)電壓，當(dāng)為蓄電池放電時(shí)將放電電流轉(zhuǎn)換為相對(duì)于蓄電池的負(fù)電極電勢(shì)的正電壓，并且檢測(cè)充電/放電電流；以及測(cè)試信號(hào)生成電路，其當(dāng)電流檢測(cè)端子的電壓下降到不會(huì)在半導(dǎo)體單元的正常操作狀態(tài)下發(fā)生的第一負(fù)電壓時(shí)生成第一測(cè)試信號(hào)，并且當(dāng)電流檢測(cè)端子的電壓下降到低于第一負(fù)電壓的第二負(fù)電壓時(shí)生成第二測(cè)試信號(hào)。
2. 如權(quán)利要求1所述的半導(dǎo)體單元，還包括延遲電路，其將檢測(cè)過(guò)充電、過(guò)放電、充電過(guò)電流、放電過(guò)電流、或短 路電流的輸出延遲為每個(gè)檢測(cè)項(xiàng)目確定的延遲時(shí)間，其中當(dāng)測(cè)試半導(dǎo)體單元時(shí)，使用第一測(cè)試信號(hào)與第二測(cè)試信號(hào)中的一個(gè)，作 為用來(lái)縮短延遲電路所生成的延遲時(shí)間的信號(hào)；并且使用第一測(cè)試信號(hào)與第二測(cè)試信號(hào)中的另一個(gè)，作為用來(lái)測(cè)試延遲電路 的信號(hào)。
3. 如權(quán)利要求1所述的半導(dǎo)體單元，其中 測(cè)試信號(hào)生成電路至少包含CMOS配置的第一反相器電路，其中出于生成第一測(cè)試信號(hào)的目的，將第 一反相器電路的負(fù)電源端子連接到電流檢測(cè)端子，并且將第一反相器電路的 輸入端子連接到地電勢(shì)或者預(yù)定電勢(shì)；以及CMOS配置的第二反相器電路，其中出于生成第二測(cè)試信號(hào)的目的，將第 二反相器電路的負(fù)電源端子連接到電流檢測(cè)端子，并且將第二反相器電路的 輸入端子連接到地電勢(shì)或者預(yù)定電勢(shì)。
4. 如權(quán)利要求3所述的半導(dǎo)體單元，其中第一反相器電路的輸入門限電壓與第二反相器電路的輸入門限電壓相互 不同。
5. 如權(quán)利要求4所述的半導(dǎo)體單元，其中作為使將柵極連接到第 一反相器電路與第二反相器電路的輸入端子的 麗0S晶體管的柵極門限電壓相互不同的結(jié)果，將第一反相器電路與第二反相 器電路的輸入門限電壓設(shè)置處于不同電壓。
6. 如權(quán)利要求5所述的半導(dǎo)體單元，其中作為使將柵極連接到第 一反相器電路與第二反相器電路的輸入端子的 麗0S晶體管的柵極寬度與柵極長(zhǎng)度的比例在第一反相器電路與第二反相器電 路之間相互不同的結(jié)果，使所述畫0S晶體管的柵極門限電壓不同。
7. 如權(quán)利要求4所述的半導(dǎo)體單元，其中作為將具有不同電阻值的電阻器插入在將柵極連接到第 一反相器電if各與 第二反相器電路的畫0S晶體管的源極與電流檢測(cè)端子之間的結(jié)果，將第一反 相器電路與第二反相器電路的輸入門限電壓設(shè)置處于不同電壓。
8. 如權(quán)利要求4所述的半導(dǎo)體單元，其中將第 一反相器電路與第二反相器電路的輸入端子連接到共同電勢(shì)。
9. 如權(quán)利要求8所述的半導(dǎo)體單元，其中 所述共同電勢(shì)為地電勢(shì)。
10. 如權(quán)利要求3所述的半導(dǎo)體單元，其中第 一反相器電路與第二反相器電路的輸入端子分別連接到不同的電勢(shì)。
11. 如權(quán)利要求3所述的半導(dǎo)體單元，其中將遲滯給予第 一反相器電路與第二反相器電路中每一個(gè)的輸入門限電壓。
12. —種內(nèi)置有如權(quán)利要求1所述的半導(dǎo)體單元的電池組。
13. —種使用如權(quán)利要求12所述的電池組的電子裝置。
全文摘要
一種用來(lái)保護(hù)蓄電池的半導(dǎo)體單元，包括電流檢測(cè)端子，其當(dāng)為蓄電池充電時(shí)將充電電流轉(zhuǎn)換為相對(duì)于蓄電池的負(fù)電極電勢(shì)(地電勢(shì))的負(fù)電壓，當(dāng)為蓄電池放電時(shí)將放電電流轉(zhuǎn)換為相對(duì)于蓄電池的負(fù)電極電勢(shì)(地電勢(shì))的正電壓，并且檢測(cè)充電/放電電流；以及測(cè)試信號(hào)生成電路，其當(dāng)電流檢測(cè)端子的電壓下降到不會(huì)在半導(dǎo)體單元的正常操作狀態(tài)下發(fā)生的第一負(fù)電壓時(shí)生成第一測(cè)試信號(hào)，并且當(dāng)電流檢測(cè)端子的電壓下降到低于第一負(fù)電壓的第二負(fù)電壓時(shí)生成第二測(cè)試信號(hào)。
文檔編號(hào)H02J7/00GK101375479SQ20078000316
公開(kāi)日2009年2月25日 申請(qǐng)日期2007年8月31日 優(yōu)先權(quán)日2006年9月13日
發(fā)明者后藤智幸 申請(qǐng)人:株式會(huì)社理光