可進(jìn)行在線疊對(duì)精度監(jiān)測(cè)的測(cè)試元結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明公開一種可進(jìn)行在線疊對(duì)精度監(jiān)測(cè)的測(cè)試元結(jié)構(gòu)，包含有一半導(dǎo)體基底，其上具有一芯片電路區(qū)域以及一非芯片電路區(qū)域；一接地面，設(shè)于該非芯片電路區(qū)域內(nèi)；至少一接觸插塞，設(shè)于該接地面上，并耦接至該接地面；以及至少一對(duì)測(cè)試線，設(shè)于該接觸插塞上，使該接觸插塞位于該對(duì)測(cè)試線之間。
【專利說明】
可進(jìn)行在線疊對(duì)精度監(jiān)測(cè)的測(cè)試元結(jié)構(gòu)
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別是涉及一種可通過電子束檢視設(shè)備(e-beaminspect1n tool)進(jìn)行在線(in-line)疊對(duì)精度(overlay accuracy)監(jiān)測(cè)的測(cè)試元(testelement group，簡(jiǎn)稱 TEG)結(jié)構(gòu)。
【背景技術(shù)】
[0002]半導(dǎo)體制作工藝技術(shù)的快速發(fā)展，已讓半導(dǎo)體元件可以做到納米等級(jí)，線路也非常的微細(xì)，線路與元件之間可能非常接近，這表示半導(dǎo)體制造過程需要越來越高的對(duì)準(zhǔn)(alignment)及疊對(duì)精度(overlay accuracy)，以提升制作工藝良率(product1n yield)。
[0003]在晶片上通常會(huì)在切割道設(shè)置測(cè)試鍵(test key)或測(cè)試元(TEG)等參數(shù)測(cè)試結(jié)構(gòu)，主要是用來檢查制作工藝過程中是否有產(chǎn)生結(jié)構(gòu)缺陷(physical defect)，例如，位線(bitline)與鄰近位線接觸插塞(bitline contact)短路，并且與后段功能性測(cè)試做比較，來反應(yīng)前段的制作工藝，進(jìn)而控制整個(gè)制造流程，來達(dá)到增進(jìn)良率訴求。
[0004]然而，現(xiàn)行的晶片檢視方法，例如，曝光對(duì)準(zhǔn)/疊對(duì)檢查、AEI上視(After-Etch-1nspect1n top view)檢視或掃描式電子顯微鏡(Scanning ElectronMicroscope，簡(jiǎn)稱SEM)截面檢視，均不易達(dá)到在線量測(cè)，故難以判斷造成缺陷的根本原因(root cause)。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種改良的測(cè)試元(TEG)結(jié)構(gòu)，可通過電子束檢視設(shè)備進(jìn)行在線(in-line)疊對(duì)精度(overlay accuracy)量測(cè)，特別針對(duì)位線與位線接觸插塞的疊對(duì)精度，并進(jìn)行快速的反饋，并判斷出造成缺陷的根本原因。
[0006]根據(jù)本發(fā)明實(shí)施例，提供一種測(cè)試元結(jié)構(gòu)，包含有一半導(dǎo)體基底，其上具有一芯片電路區(qū)域以及一非芯片電路區(qū)域；一接地面，設(shè)于該非芯片電路區(qū)域內(nèi)；至少一接觸插塞，設(shè)于該接地面上，并耦接至該接地面；以及至少一對(duì)測(cè)試線，設(shè)于該接觸插塞上，使該接觸插塞位于該對(duì)測(cè)試線之間。所述非芯片電路區(qū)域可以是芯片內(nèi)任一未布設(shè)芯片電路的區(qū)域或位置，或者，非芯片電路區(qū)域可以是在芯片(die)周緣的切割道區(qū)域。
[0007]根據(jù)本發(fā)明另一實(shí)施例，提供一種測(cè)試元結(jié)構(gòu)，包含有一半導(dǎo)體基底，其上具有一芯片電路區(qū)域以及一非芯片電路區(qū)域；一接地面，設(shè)于該非芯片電路區(qū)域內(nèi)；一列校準(zhǔn)結(jié)構(gòu)，設(shè)于該非芯片電路區(qū)域內(nèi)的該接地面上；以及多個(gè)測(cè)試單元，設(shè)于該列校準(zhǔn)結(jié)構(gòu)兩側(cè)，排列成多列，其中各該測(cè)試單元包含有一對(duì)第一測(cè)試墊，以及一接觸插塞，介于該對(duì)第一測(cè)試墊與該接地面之間，并且該接觸插塞與該對(duì)第一測(cè)試墊具有一最大重疊寬度。
[0008]根據(jù)本發(fā)明另一實(shí)施例，其中該列校準(zhǔn)結(jié)構(gòu)包含多對(duì)第二測(cè)試墊，且該多對(duì)第二測(cè)試墊不與該接地面電連接。
[0009]根據(jù)本發(fā)明另一實(shí)施例，其中設(shè)于該列校準(zhǔn)結(jié)構(gòu)一側(cè)的多列測(cè)試單元其接觸插塞相對(duì)于該對(duì)第一測(cè)試墊分別具有一第一方向的偏移量，設(shè)于該列校準(zhǔn)結(jié)構(gòu)另一側(cè)的多列測(cè)試單元其接觸插塞相對(duì)于該對(duì)第一測(cè)試墊分別具有一第二方向的偏移量。
[0010]根據(jù)本發(fā)明另一實(shí)施例，其中該第一方向偏移量由與該列校準(zhǔn)結(jié)構(gòu)相鄰的該列測(cè)試單元起始成等差級(jí)數(shù)增加。
[0011]根據(jù)本發(fā)明另一實(shí)施例，其中該第二方向偏移量由與該列校準(zhǔn)結(jié)構(gòu)相鄰的該列測(cè)試單元起始成等差級(jí)數(shù)增加。
[0012]根據(jù)本發(fā)明另一實(shí)施例，其中當(dāng)該第一、第二方向偏移量小于該最大重疊寬度時(shí)，該些測(cè)試單元的該對(duì)第一測(cè)試墊通過該接觸插塞與該接地面電連接。
[0013]根據(jù)本發(fā)明另一實(shí)施例，其中當(dāng)該第一、第二方向偏移量大于該最大重疊寬度時(shí)，該些測(cè)試單元的該對(duì)第一測(cè)試墊僅有其中之一通過該接觸插塞與該接地面電連接。
[0014]為讓本發(fā)明的上述目的、特征及優(yōu)點(diǎn)能更明顯易懂，下文特舉優(yōu)選實(shí)施方式，并配合所附的附圖，作詳細(xì)說明如下。然而如下的優(yōu)選實(shí)施方式與附圖僅供參考與說明用，并非用來對(duì)本發(fā)明加以限制者。
【附圖說明】
[0015]圖1為本發(fā)明實(shí)施例所繪示的測(cè)試元(TEG)結(jié)構(gòu)上視示意圖；
[0016]圖2為圖1沿著切線1-1’所視的剖面示意圖；
[0017]圖3為本發(fā)明測(cè)試元結(jié)構(gòu)通過電子束檢視設(shè)備進(jìn)行在線疊對(duì)精度量測(cè)的示意圖；
[0018]圖4為本發(fā)明另一實(shí)施例所繪示的測(cè)試元結(jié)構(gòu)示意圖；
[0019]圖5為測(cè)試單元的結(jié)構(gòu)的示意圖；
[0020]圖6為當(dāng)接觸插塞相對(duì)于位線的偏移量為零時(shí)，以電子束檢視設(shè)備檢視測(cè)試元結(jié)構(gòu)產(chǎn)生的基準(zhǔn)信號(hào)示意圖；
[0021]圖7為當(dāng)接觸插塞相對(duì)于位線的偏移量為3nm時(shí)，以電子束檢視設(shè)備檢視測(cè)試元結(jié)構(gòu)產(chǎn)生的信號(hào)示意圖。
[0022]符號(hào)說明
[0023]I測(cè)試元結(jié)構(gòu)
[0024]2測(cè)試元結(jié)構(gòu)
[0025]10半導(dǎo)體基底
[0026]12第一介電層
[0027]14第二介電層
[0028]16第三介電層
[0029]22接地面
[0030]30測(cè)試單元
[0031]100芯片電路區(qū)域
[0032]102非芯片電路區(qū)域
[0033]122、124 接觸結(jié)構(gòu)
[0034]142、144位線接觸插塞
[0035]162、164、166、168 位線
[0036]242、244 接觸插塞
[0037]262、洸4、266、268 測(cè)試線
[0038]300校準(zhǔn)結(jié)構(gòu)
[0039]312、314 測(cè)試墊
[0040]320接觸插塞
[0041]322接地層
[0042]400全亮場(chǎng)圖案
[0043]B⑶位線底部關(guān)鍵尺寸
[0044]T⑶接觸插塞上部關(guān)鍵尺寸
[0045]L1N L2伸出寬度
[0046]PnP2 間距
[0047]Sn S2最大重疊寬度
[0048]Δ S偏移量
【具體實(shí)施方式】
[0049]在下文中，將參照【附圖說明】細(xì)節(jié)，該些附圖中的內(nèi)容也構(gòu)成說明書細(xì)節(jié)描述的一部分，并且以可實(shí)行該實(shí)施例的特例描述方式來繪示。下文實(shí)施例已描述足夠的細(xì)節(jié)使該領(lǐng)域的一般技術(shù)人士得以具以實(shí)施。當(dāng)然，也可采行其他的實(shí)施例，或是在不悖離文中所述實(shí)施例的前提下作出任何結(jié)構(gòu)性、邏輯性、及電性上的改變。因此，下文的細(xì)節(jié)描述不應(yīng)被視為是限制，反之，其中所包含的實(shí)施例將由隨附的權(quán)利要求來加以界定。
[0050]請(qǐng)參閱圖1及圖2，其中圖1為依據(jù)本發(fā)明實(shí)施例所繪示的測(cè)試元(TEG)結(jié)構(gòu)上視示意圖，圖2為圖1沿著切線1-1’所視的剖面示意圖。如圖1及圖2所示，本發(fā)明的測(cè)試元(TEG)結(jié)構(gòu)I設(shè)置在一非芯片電路區(qū)域102內(nèi)，在非芯片電路區(qū)域102的旁邊則是芯片電路(die circuit)區(qū)域100。舉例來說，所謂的非芯片電路區(qū)域102是指芯片內(nèi)任一未布設(shè)芯片電路的區(qū)域或位置，或者，非芯片電路區(qū)域102可以是在芯片(die)周緣的切割道區(qū)域。通常，此切割道區(qū)域環(huán)繞著芯片設(shè)置。值得注意的是，本發(fā)明結(jié)構(gòu)并未限制要設(shè)置于切割道區(qū)域內(nèi)?；旧?，本發(fā)明結(jié)構(gòu)優(yōu)選設(shè)置于芯片內(nèi)部接近實(shí)際芯片內(nèi)部線路區(qū)，如此可使檢視結(jié)果還具有可信度。
[0051]根據(jù)本發(fā)明實(shí)施例，測(cè)試元結(jié)構(gòu)I例示性的用于監(jiān)測(cè)位線與位線接觸插塞的疊對(duì)精度，故在芯片電路區(qū)域100僅例示性的繪示出位線與位線接觸插塞，該領(lǐng)域技術(shù)人員應(yīng)理解芯片電路區(qū)域100內(nèi)還可以有其它的電路結(jié)構(gòu)。
[0052]如圖1及圖2所示，在芯片電路區(qū)域100設(shè)有多條沿著第一方向延伸的位線162、164、166、168，其間距(P1)例如為64nm，而位線底部關(guān)鍵尺寸(BCD)例如為32nm。位線162及166分別通過位線接觸插塞142及144的正上方。位線接觸插塞142及144的上部關(guān)鍵尺寸CTCD)例如為46nm。位線接觸插塞142及144還可以分別通過一接觸結(jié)構(gòu)122及124耦合至半導(dǎo)體基底10，例如一有源區(qū)域。
[0053]根據(jù)本發(fā)明實(shí)施例，接觸結(jié)構(gòu)122及124可以設(shè)置在一第一介電層12中，位線接觸插塞142及144可以設(shè)置在一第二介電層14中，而位線162、164、166、168可以設(shè)置在一第三介電層16中。根據(jù)本發(fā)明實(shí)施例，位線162、164、166、168可以銅鑲嵌導(dǎo)線結(jié)構(gòu)，位線接觸插塞142及144可以是鎢金屬插塞，但不限于此。
[0054]在理想狀態(tài)，例如位線162通過位線接觸插塞142的正上方為對(duì)準(zhǔn)時(shí)，位線接觸插塞142在位線162兩側(cè)的未重疊區(qū)的伸出寬度分別為L(zhǎng)^SL2，且L1= L2，例如，L1= L2 =7nm。當(dāng)位線162通過位線接觸插塞142的正上方有偏移時(shí)，則視位線162向右或向左偏移，可能會(huì)有L1I2或者L ^匕的情形。
[0055]根據(jù)本發(fā)明實(shí)施例，設(shè)置在切割道區(qū)域102內(nèi)的測(cè)試元結(jié)構(gòu)I同樣包含有多條測(cè)試線262、264、266、268，與設(shè)置在芯片電路區(qū)域100內(nèi)的位線162、164、166、168同步制作在第三介電層16中，其間距(P2)可以與位線162、164、166、168的間距(P1)相同，例如同為64nm，而底部關(guān)鍵尺寸(BCD)例如同為32nm。
[0056]設(shè)置在切割道區(qū)域102內(nèi)的測(cè)試元結(jié)構(gòu)I在第二介電層14中也設(shè)置有接觸插塞242及244，與芯片電路區(qū)域100內(nèi)的位線接觸插塞142及144具有相同的上部關(guān)鍵尺寸CTCD)。根據(jù)本發(fā)明實(shí)施例，測(cè)試線262、264、266、268可以銅鑲嵌導(dǎo)線結(jié)構(gòu)，接觸插塞242及244可以是鎢金屬插塞，但不限于此。
[0057]不同的是，接觸插塞242及244橫移約略二分之一的間距P1，使其分別位于測(cè)試線262、264之間與測(cè)試線266、268之間。例如，測(cè)試線262、264與接觸插塞242之間的最大重疊寬度分別為根據(jù)本發(fā)明實(shí)施例，S1可以等于S2，例如，S1= S2= 7nm。然而，在其它實(shí)施例中，S1也可以不等于S 2。
[0058]根據(jù)本發(fā)明實(shí)施例，測(cè)試元結(jié)構(gòu)I在第一介電層12中設(shè)置有一接地面122，接觸插塞242及244電連接至接地面122。在以電子束檢視設(shè)備進(jìn)行在線疊對(duì)精度量測(cè)時(shí)，接地面122電連接一接地信號(hào)。
[0059]請(qǐng)參閱圖3，本發(fā)明測(cè)試元結(jié)構(gòu)I可通過電子束檢視設(shè)備進(jìn)行在線疊對(duì)精度量測(cè)，例如，當(dāng)測(cè)試線262、264與接觸插塞242之間仍維持接觸時(shí)，可從電子束檢視設(shè)備的熒幕上觀察到暗場(chǎng)(dark field)圖案信號(hào)(如圖3中間所示)，若偏移朝單一方向(如圖3中的+X或-X方向)超過某一臨界值，例如，7nm，則使得測(cè)試線262、264兩者之一不再與接觸插塞242之間維持接觸，即可從電子束檢視設(shè)備的熒幕上觀察到一亮場(chǎng)(bright field)圖案信號(hào)，由此判斷芯片電路區(qū)域100內(nèi)的位線與位線接觸插塞的疊對(duì)精度。
[0060]根據(jù)本發(fā)明實(shí)施例，所述的電子束檢視設(shè)備可以是KLA Tencor公司的機(jī)型eS32電子束檢視設(shè)備，但不限于此。
[0061]圖4為依據(jù)本發(fā)明另一實(shí)施例所繪示的測(cè)試元結(jié)構(gòu)示意圖。如圖4所示，測(cè)試元結(jié)構(gòu)2可以包含位于中央列R(O)的校準(zhǔn)結(jié)構(gòu)300以及多個(gè)以陣列排列的測(cè)試單元30。各測(cè)試單元30依據(jù)不同的接觸插塞的偏移量成列設(shè)置在校準(zhǔn)結(jié)構(gòu)300(位于R(O))的兩側(cè)，例如圖4中的校準(zhǔn)結(jié)構(gòu)300往上可以設(shè)置偏移量AS從Inm至30nm的30列測(cè)試單元30 (從R(I)至R (30))，往下可以設(shè)置偏移量AS從-1nm至-30nm的30列測(cè)試單元30 (從R(_l)至 R (-30))。
[0062]根據(jù)本發(fā)明實(shí)施例，各測(cè)試單元30的結(jié)構(gòu)如同圖5所示，包括成對(duì)的測(cè)試墊312及314、接觸插塞322，以及與接觸插塞322接觸的接地層320。位于不同列的測(cè)試單元30的結(jié)構(gòu)，差異僅在于接觸插塞322與其上方的測(cè)試墊312及314之間的偏移量。根據(jù)本發(fā)明實(shí)施例，位于中央列R(O)的校準(zhǔn)結(jié)構(gòu)300僅有成對(duì)的測(cè)試墊，但是在測(cè)試墊與接地層320之間，并無接觸插塞，故在以電子束檢視設(shè)備進(jìn)行檢視時(shí)，中央列R(O)的校準(zhǔn)結(jié)構(gòu)300會(huì)相應(yīng)的產(chǎn)生一列亮場(chǎng)圖案。
[0063]圖6例示當(dāng)接觸插塞相對(duì)于位線的偏移量為零時(shí)，以電子束檢視設(shè)備檢視測(cè)試元結(jié)構(gòu)產(chǎn)生的基準(zhǔn)信號(hào)(baseline signal)示意圖。如圖6所示，相應(yīng)于中央列R(O)的校準(zhǔn)結(jié)構(gòu)300產(chǎn)生一列全亮場(chǎng)圖案400，以此為基準(zhǔn)，往上會(huì)有η列的全暗場(chǎng)圖案，往下也會(huì)有η列的全暗場(chǎng)圖案，然后會(huì)出現(xiàn)交替的部分暗場(chǎng)部分亮場(chǎng)圖案列。η為接觸插塞322與測(cè)試墊312以及314的相等的最大重疊寬度，如圖1所示，n = S1= S2= 7。
[0064]圖7例示當(dāng)接觸插塞相對(duì)于位線的偏移量為3nm時(shí)，以電子束檢視設(shè)備檢視測(cè)試元結(jié)構(gòu)產(chǎn)生的信號(hào)示意圖。如圖7所示，當(dāng)接觸插塞相對(duì)于位線的偏移量為3nm時(shí)，相應(yīng)于中央列R(O)的校準(zhǔn)結(jié)構(gòu)300產(chǎn)生一列全亮場(chǎng)圖案400，以此為基準(zhǔn)，往上會(huì)有n+3列的全暗場(chǎng)圖案，往下則會(huì)有n-3列的全暗場(chǎng)圖案，然后會(huì)出現(xiàn)交替的部分暗場(chǎng)部分亮場(chǎng)圖案列。因此由全案場(chǎng)圖案相對(duì)于中央列R(O)的變化，即可判讀接觸插塞相對(duì)于位線往+X或者-X方向偏移以及偏移的大小。此外，需注意本發(fā)明的測(cè)試元結(jié)構(gòu)并未限制放置于切割道區(qū)域內(nèi)，也可放置于任何非芯片電路區(qū)域。
[0065]以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。
【主權(quán)項(xiàng)】
1.一種測(cè)試元結(jié)構(gòu)，包含有: 半導(dǎo)體基底，其上具有芯片電路區(qū)域以及非芯片電路區(qū)域； 接地面，設(shè)于該非芯片電路區(qū)域內(nèi)； 至少一接觸插塞，設(shè)于該接地面上，并耦接至該接地面；以及 至少一對(duì)測(cè)試線，設(shè)于該接觸插塞上，使該接觸插塞位于該對(duì)測(cè)試線之間。2.如權(quán)利要求1所述的測(cè)試元結(jié)構(gòu)，其中該非芯片電路區(qū)域環(huán)繞著芯片電路區(qū)域而設(shè)置。3.如權(quán)利要求1所述的測(cè)試元結(jié)構(gòu)，其中在該芯片電路區(qū)域設(shè)有多條位線，其具有一第一間距P:。4.如權(quán)利要求3所述的測(cè)試元結(jié)構(gòu)，其中在該芯片電路區(qū)域還設(shè)有多個(gè)位線接觸插塞，各該位線分別通過各該位線接觸插塞的正上方。5.如權(quán)利要求3所述的測(cè)試元結(jié)構(gòu)，其中該對(duì)測(cè)試線具有第二間距P2，其中該第一間距卩1等于該第二間距P2。6.如權(quán)利要求1所述的測(cè)試元結(jié)構(gòu)，其中該對(duì)測(cè)試線包含第一測(cè)試線以及第二測(cè)試線，其中該第一測(cè)試線與該接觸插塞之間的最大重疊寬度Ss1，該第二測(cè)試線與該接觸插塞之間的最大重疊寬度為s2。7.如權(quán)利要求6所述的測(cè)試元結(jié)構(gòu)，其中Si等于S 2。8.如權(quán)利要求6所述的測(cè)試元結(jié)構(gòu)，其中Si不等于S 2。9.如權(quán)利要求1所述的測(cè)試元結(jié)構(gòu)，其中該接地面設(shè)置在一第一介電層中，該接觸插塞設(shè)置在一第二介電層中，該對(duì)測(cè)試線設(shè)置在一第三介電層中。10.如權(quán)利要求1所述的測(cè)試元結(jié)構(gòu)，其中該對(duì)測(cè)試線包含銅鑲嵌導(dǎo)線結(jié)構(gòu)，該接觸插塞包含媽金屬插塞。11.一種測(cè)試元結(jié)構(gòu)，包含有: 半導(dǎo)體基底，其上具有芯片電路區(qū)域以及非芯片電路區(qū)域； 接地面，設(shè)于該非芯片電路區(qū)域內(nèi)； 列校準(zhǔn)結(jié)構(gòu)，設(shè)于該非芯片電路區(qū)域內(nèi)的該接地面上；以及 多個(gè)測(cè)試單元，設(shè)于該列校準(zhǔn)結(jié)構(gòu)兩側(cè)，排列成多列，其中各該測(cè)試單元包含有一對(duì)第一測(cè)試墊，以及一接觸插塞，介于該對(duì)第一測(cè)試墊與該接地面之間，并且該接觸插塞與該對(duì)第一測(cè)試墊具有一最大重疊寬度。12.如權(quán)利要求11所述的測(cè)試元結(jié)構(gòu)，其中該列校準(zhǔn)結(jié)構(gòu)包含多對(duì)第二測(cè)試墊，且該多對(duì)第二測(cè)試墊不與該接地面電連接。13.如權(quán)利要求11所述的測(cè)試元結(jié)構(gòu)，其中設(shè)于該列校準(zhǔn)結(jié)構(gòu)一側(cè)的多列測(cè)試單元其接觸插塞相對(duì)于該對(duì)第一測(cè)試墊分別具有一第一方向的偏移量，設(shè)于該列校準(zhǔn)結(jié)構(gòu)另一側(cè)的多列測(cè)試單元其接觸插塞相對(duì)于該對(duì)第一測(cè)試墊分別具有一第二方向的偏移量。14.如權(quán)利要求13所述的測(cè)試元結(jié)構(gòu)，其中該第一方向偏移量由與該列校準(zhǔn)結(jié)構(gòu)相鄰的該列測(cè)試單元起始成等差級(jí)數(shù)增加。15.如權(quán)利要求13所述的測(cè)試元結(jié)構(gòu)，其中該第二方向偏移量由與該列校準(zhǔn)結(jié)構(gòu)相鄰的該列測(cè)試單元起始成等差級(jí)數(shù)增加。16.如權(quán)利要求13所述的測(cè)試元結(jié)構(gòu)，其中當(dāng)該第一、第二方向偏移量小于該最大重疊寬度時(shí)，該些測(cè)試單元的該對(duì)第一測(cè)試墊通過該接觸插塞與該接地面電連接。17.如權(quán)利要求13所述的測(cè)試元結(jié)構(gòu)，其中當(dāng)該第一、第二方向偏移量大于該最大重疊寬度時(shí)，該些測(cè)試單元的該對(duì)第一測(cè)試墊僅有其中之一通過該接觸插塞與該接地面電連接。
【文檔編號(hào)】H01L23/544GK105990316SQ201510056946
【公開日】2016年10月5日
【申請(qǐng)日】2015年2月4日
【發(fā)明人】韓昊名, 徐逸群, 莊易曄, 黎恙良, 王宣權(quán)
【申請(qǐng)人】力晶科技股份有限公司