、字線125-NWL 至125-1WL、接地選擇線GSL126,而通過(guò)源線（被圖中的其他部分所遮蔽）終止于另一端。 導(dǎo)電條102、103、104與105的疊層并無(wú)到達(dá)具鏈接元件112A、113A、114A與115A的疊層。
[0112] -存儲(chǔ)層配置于導(dǎo)電條112-115與102-105的表面間交叉點(diǎn)的界面區(qū)內(nèi)，導(dǎo)電 條112-115與102-105在導(dǎo)電條的多個(gè)疊層內(nèi)以及導(dǎo)電材料的多個(gè)結(jié)構(gòu)內(nèi)，如多條字線 125-1WL至125-NWL。特別是，存儲(chǔ)層形成于多個(gè)疊層中的導(dǎo)電條的側(cè)面上。存儲(chǔ)元件配 置于多個(gè)疊層與多條字線的側(cè)面間交叉點(diǎn)的界面區(qū)內(nèi)。接地選擇線GSL126以及接地選擇 線GSL127與多個(gè)疊層共形，類(lèi)似于字線。
[0113] 導(dǎo)電條的每一疊層通過(guò)鏈接元件終止于一端，并通過(guò)源線終止于另一端。舉例來(lái) 說(shuō)，導(dǎo)電條112、113、114與115的疊層通過(guò)鏈接元件1124、1134、1144與115六終止于一端， 并通過(guò)源線128終止于另一端。在圖的近端，導(dǎo)電條的所有其它疊層通過(guò)鏈接元件102B、 103B、104B與105B終止，且導(dǎo)電條的所有其它疊層通過(guò)一分離的源線終止。在圖的遠(yuǎn)程，導(dǎo) 電條的所有其它疊層通過(guò)鏈接元件1124、1134、1144與1154終止，且導(dǎo)電條的所有其它疊 層通過(guò)一分離的源線終止。
[0114] 形成位線以及字符串選擇柵極結(jié)構(gòu)于金屬層ML1、ML2以及ML3。位線被耦接至一 平面譯碼器（未繪示）。字符串選擇柵極結(jié)構(gòu)被耦接至一字符串選擇線譯碼器（未繪示）。
[0115] 在定義字線125-1WL至125-NWL的同一步驟中可以圖案化接地選擇線GSL126以 及GSL127。接地選擇裝置（groundselectdevices)形成于多個(gè)疊層的表面以及接地選擇 線GSL126與GSL127間的交叉點(diǎn)。在定義字線125-1WL至125-NWL的同一步驟中可以 圖案化SSL柵極結(jié)構(gòu)119與109。字符串選擇裝置（stringselectdevices)形成于多個(gè) 疊層的表面以及字符串選擇（stringselect,SSL)柵極結(jié)構(gòu)119與109間的交叉點(diǎn)。這些 裝置被耦接至譯碼電路來(lái)選擇陣列中特定疊層內(nèi)的字符串。
[0116] 圖2是使用垂直通道結(jié)構(gòu)的三維（3D)集成電路裝置的實(shí)施方案的透視圖。繪示 于圖2的裝置200包括多個(gè)疊層，各疊層包括在集成電路基板上的Z-方向中交替疊置的多 個(gè)導(dǎo)電條和多個(gè)絕緣條。絕緣條中的至少一者包括絕緣材料，此絕緣材料的介電常數(shù)小于 二氧化硅（Si02)的介電常數(shù)，二氧化硅的介電常數(shù)約為3. 9。因此，絕緣條中至少一者的等 效氧化層厚度EOT大于其物理厚度。結(jié)合圖2所述的垂直通道結(jié)構(gòu)內(nèi)的絕緣條包括用于結(jié) 合圖1所述的垂直柵極結(jié)構(gòu)內(nèi)的絕緣條的絕緣材料。移除圖2中的絕緣材料，包括具有低 介電常數(shù)的絕緣材料以暴露出額外的結(jié)構(gòu)，如亦從圖1中移除。
[0117] 如圖所示，圖2的范例中，存儲(chǔ)器裝置200包括多個(gè)疊層，各疊層包括在集成電路 基板（未繪示）上交替疊置的多個(gè)導(dǎo)電條和多個(gè)絕緣條。導(dǎo)電條的多個(gè)疊層至少排列為 導(dǎo)電條（GSL)的一底平面、導(dǎo)電條（WLs)的多個(gè)中間軸面（intermediateplanes)、以及導(dǎo) 電條（SSLs)的一頂平面，包括用于存儲(chǔ)器元件的柵極。圖2的范例中，疊層210包括導(dǎo)電 條（GSL)的底平面、從WL0至WLN-1的導(dǎo)電條（WLs)的多個(gè)中間軸面、以及導(dǎo)電條（SSLs) 的頂平面，N可以為8、16、32、64等。導(dǎo)電條可以包括各種材料，包括摻雜半導(dǎo)體（doped semiconductors)、金屬、以及導(dǎo)電化合物如娃（Si)、鍺（Ge)、娃鍺（SiGe)、碳化娃（SiC)、氮 化鈦（TiN)、氮化鉭（TaN)、鎢（W)以及鉬（Pt)。
[0118] 導(dǎo)電材料的多個(gè)結(jié)構(gòu)，包括多個(gè)位線結(jié)構(gòu)，是正交地排列于多個(gè)疊層上，且具有與 多個(gè)疊層共形的表面。多個(gè)結(jié)構(gòu)包括位于疊層與鏈接元件230之間的疊層間半導(dǎo)體主體 兀件（inter-stacksemiconductorbodyelements) 220,鏈接兀件 230 在連接疊層間半導(dǎo) 體主體元件220的疊層上。多個(gè)結(jié)構(gòu)中的疊層間半導(dǎo)體主體元件220排列為用于存儲(chǔ)器 元件的垂直通道。此范例中的鏈接元件230包括半導(dǎo)體，如多晶硅，具有相對(duì)高的摻雜濃 度以使得它們具有較疊層間半導(dǎo)體主體元件220高的導(dǎo)電率，其中排列疊層間半導(dǎo)體主體 元件220以提供垂直通道于疊層內(nèi)的存儲(chǔ)單元。垂直通道（例如220)可以包括適于用作 存儲(chǔ)單元通道的半導(dǎo)體材料，這類(lèi)材料如硅、鍺、硅鍺、砷化鎵（GaAs)、碳化硅以及石墨烯 (Graphene)〇
[0119] 存儲(chǔ)器裝置包括一存儲(chǔ)層，如電荷儲(chǔ)存結(jié)構(gòu)，于交叉點(diǎn)（例如280)的界面區(qū)內(nèi)，交 叉點(diǎn)在疊層中多個(gè)中間軸面（WLs)內(nèi)的導(dǎo)電條的側(cè)面以及多個(gè)結(jié)構(gòu)中的疊層間半導(dǎo)體主 體元件（例如220)之間。于繪示的范例中，存儲(chǔ)器元件配置于交叉點(diǎn)（例如280)的界面 區(qū)內(nèi)，交叉點(diǎn)在多個(gè)結(jié)構(gòu)以及多個(gè)疊層的側(cè)面之間。存儲(chǔ)器元件配置于垂直、雙柵NAND字 符串內(nèi)，其中單一疊層間半導(dǎo)體主體元件的兩側(cè)上的導(dǎo)電條表現(xiàn)為雙柵極，且可以配合地 操作來(lái)讀取、擦除以及寫(xiě)入操作（programoperations)。
[0120] 存儲(chǔ)器裝置中的電荷儲(chǔ)存結(jié)構(gòu)可以包括多層介電質(zhì)電荷捕捉結(jié)構(gòu)，從已知的閃存 技術(shù)如 0N0 (oxide-nitride-oxide，氧化層-氮化層-氧化層）、0Ν0Ν0 (oxide-nitride-o xide-nitride-oxide，氧化層-氮化層-氧化層-氮化層-氧化層）、S0N0S(silicon-oxi de-nitride-oxide-silicon，娃-氧化層-氮化娃層-氧化層-??圭）、BE_S0N0S(bandgap engineeredsilicon_oxide_nitride_oxide_silicon,倉(cāng)泛隙工程的石圭一氧化層一氣化石圭 層-氧化層 _ 石圭）、TAN0S(tantalumnitride,aluminumoxide,siliconnitride,silicon oxide,silicon,氮化鉭、氧化錯(cuò)、氮化娃、氧化娃、娃）以及MABE-S0N0S(metal-high-k bandgap-engineeredsilicon-oxide-nitride-oxide-silicon,金屬一高介電常數(shù)倉(cāng)泛隙工 程的硅-氧化層-氮化硅層-氧化層-硅）。
[0121] 參考導(dǎo)體（referenceconductor) 260配置于集成電路基板（未繪示）以及導(dǎo)電 條的底平面（GSL)之間。至少一參考線結(jié)構(gòu)（referencelinestructure)是正交地排列 于多個(gè)疊層上，包括與參考導(dǎo)體260電子通訊的疊層間的疊層間垂直導(dǎo)電元件240,以及位 于連接疊層間垂直導(dǎo)電元件240的疊層210上的鏈接元件250。疊層間垂直導(dǎo)電元件240 可以具有較疊層間半導(dǎo)體主體元件220高的導(dǎo)電率。
[0122] 存儲(chǔ)器裝置200包括在導(dǎo)電條的頂平面的界面區(qū)的字符串選擇開(kāi)關(guān)（string selectswitches)290,以及在導(dǎo)電條的底平面的界面區(qū)的參考選擇開(kāi)關(guān)（reference selectswitches) 270。于一些范例中，電荷儲(chǔ)存結(jié)構(gòu)的介電層可以作為開(kāi)關(guān)270、290的柵 極介電層。
[0123] 存儲(chǔ)器裝置200包括連接至多個(gè)位線結(jié)構(gòu)的一第一覆蓋圖案化導(dǎo)電層（未繪示）， 多個(gè)位線結(jié)構(gòu)包括耦接至感測(cè)電路的多條全局位線。存儲(chǔ)器裝置一包括一第二覆蓋圖案化 導(dǎo)電層（未繪示），第二覆蓋圖案化導(dǎo)電層可以被圖案化，且可以在第一圖案化導(dǎo)體層的上 方或下方。第二覆蓋導(dǎo)電層連接至至少一參考線結(jié)構(gòu)，如通過(guò)連接至鏈接元件250。第二圖 案化導(dǎo)體層可以連接至少一參考線結(jié)構(gòu)至參考電壓源或電路來(lái)提供一參考電壓。
[0124] 于圖2所示的范例中，位線結(jié)構(gòu)的鏈接元件230包括N+摻雜半導(dǎo)體材料。位線結(jié) 構(gòu)的疊層間半導(dǎo)體主體元件220包括輕摻雜半導(dǎo)體材料。于圖2所示的范例中，參考導(dǎo)體 260包括N+摻雜半導(dǎo)體材料，且至少一參考線結(jié)構(gòu)的鏈接元件250包括N+摻雜半導(dǎo)體材 料。至少一參考線結(jié)構(gòu)的疊層間垂直導(dǎo)電兀件240亦包括N+摻雜半導(dǎo)體材料。于另一實(shí) 施方案中，金屬或金屬化合物可以使用于摻雜半導(dǎo)體的地方。于一實(shí)施例中，為了降低參考 導(dǎo)體260的電阻，存儲(chǔ)器裝置可以包括接近參考導(dǎo)體260的一底柵極201。
[0125] 圖2包括鏈接元件的例子，鏈接元件通過(guò)絕緣層分離，且連接至排列為水平字線 與接地選擇線（GSL)的各自的導(dǎo)電條，配置鏈接元件為階梯式觸點(diǎn)（staircasecontacts) 以覆蓋譯碼電路。位于導(dǎo)電條的頂平面中的字符串選擇線是獨(dú)立地耦接至字符串選擇線譯 碼電路，且通過(guò)字符串選擇線譯碼電路來(lái)控制。Z-方向中的鏈接元件間的絕緣層可以包括 用于結(jié)合圖1所述的垂直柵極結(jié)構(gòu)內(nèi)的絕緣條的絕緣材料。
[0126] 中間軸面（WLs)中的導(dǎo)電條以及底平面（GSL)中的導(dǎo)電條是連接在一起以減少譯 碼器區(qū)域以及存儲(chǔ)器裝置的整體尺寸。位于頂平面（SSL)中的導(dǎo)電條是單獨(dú)地譯碼，以允 許正確的位線譯碼。
[0127] 包括鏈接元件，如鏈接元件261與262的接觸結(jié)構(gòu)提供連接中間軸面（WL)中的字 線組的存儲(chǔ)器區(qū)（padarea)。層間連接器，如層間連接器271與272被耦接至鏈接元件261 與262中的停放區(qū)域（landingareas),其中鏈接元件包括通過(guò)層間連接器的開(kāi)口，層間連 接器耦接至較低的中間軸面中延伸出的停放區(qū)域。停放區(qū)域位于層間連接器的底面與鏈接 元件的頂面之間的界面區(qū)。
[0128] 于圖2所示的范例中，用于字線組的層間連接器排列為階梯式結(jié)構(gòu)，字線組在多 個(gè)中間軸面中的多層內(nèi)。因此，層間連接器271與272連接至停放區(qū)域于多個(gè)中間軸面中 的不同的兩層。階梯式結(jié)構(gòu)可以形成為字線譯碼區(qū)域，字線譯碼區(qū)域接近用于存儲(chǔ)單元的 NAND字符串的陣列的區(qū)域邊界以及用于外圍電路的區(qū)域。
[0129] 于圖2所示的范例中，存儲(chǔ)器裝置包括鏈接元件，如鏈接元件263,接觸底平面 (GSL)中的接地選擇線組，而層間連接器，如層間連接器273耦接至底平面中的鏈接元件中 的停放區(qū)域，其中層間連接器延伸通過(guò)開(kāi)口，開(kāi)口位于中間軸面（WLs)中的鏈接元件內(nèi)。停 放區(qū)域位于層間連接器如層間連接器273的底面與鏈接元件如鏈接元件263的頂面之間的 界面區(qū)。
[0130] 圖3是使用不同垂直通道結(jié)構(gòu)的三維（3D)集成電路裝置的實(shí)施方案的透視圖。繪 示于圖3的裝置300包括多個(gè)疊層，各疊層包括在集成電路基板（未繪示）上交替疊置的 多個(gè)導(dǎo)電條和多個(gè)絕緣條。絕緣條中的至少一者包括絕緣材料，此絕緣材料的介電常數(shù)小 于二氧化硅（Si02)的介電常數(shù)，二氧化硅的介電常數(shù)約為3. 9。因此，絕緣條的等效氧化層 厚度EOT大于其物理厚度。結(jié)合圖3所述的垂直通道結(jié)構(gòu)內(nèi)的絕緣條包括用于結(jié)合圖1所 述的垂直柵極結(jié)構(gòu)內(nèi)的絕緣條的絕緣材料。
[0131] 圖3是X-Z平面中所示的3D存儲(chǔ)器裝置300的剖面圖。如圖所示，于圖3的范例 中，存儲(chǔ)器裝置300包括存儲(chǔ)單元的NAND字符串的陣列，存儲(chǔ)單元形成于集成電路基板上。 此裝置包括多個(gè)疊層，各疊層包括交替疊置的多個(gè)導(dǎo)電條和多個(gè)絕緣條（例如305、315、 325、335、345)，包括導(dǎo)電條（例如311、312、313與314)的至少底平面（631^)、導(dǎo)電條（例 如 321、322、323 與