具低介電常數(shù)絕緣材料的三維存儲(chǔ)器裝置及其制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明是有關(guān)于一種高密度存儲(chǔ)器裝置，且特別是排列有存儲(chǔ)單元的多個(gè)平面以 提供三維3D陣列的存儲(chǔ)器裝置及其制造方法。
【背景技術(shù)】
[0002] 已發(fā)展3D存儲(chǔ)器裝置于包括垂直柵極結(jié)構(gòu)以及垂直通道結(jié)構(gòu)的各種組態(tài)。于 垂直柵極結(jié)構(gòu)中，包括電荷儲(chǔ)存結(jié)構(gòu)的存儲(chǔ)單元是配置于有源條的水平面間的界面區(qū)，有 源條包括用于存儲(chǔ)單元以及垂直導(dǎo)電條的通道，垂直導(dǎo)電條排列為字線(xiàn)、字符串選擇線(xiàn) (stringselectlines)以及接地選擇線(xiàn)（groundselectlines)。于垂直通道結(jié)構(gòu)中，包 括電荷儲(chǔ)存結(jié)構(gòu)的存儲(chǔ)單元是配置于導(dǎo)電條的水平面間的界面區(qū)，導(dǎo)電條排列為字線(xiàn)、字 符串選擇線(xiàn)、接地選擇線(xiàn)以及包括用于存儲(chǔ)單元的通道的垂直有源條。通過(guò)Z-方向中的絕 緣材料分離垂直柵極結(jié)構(gòu)中有源條的疊層，因此導(dǎo)電條的疊層位于垂直通到結(jié)構(gòu)內(nèi)。較厚 的絕緣材料可以降低有源條間z-方向中的通道間（channel-to-channel)干擾，有源條位 于垂直柵極結(jié)構(gòu)中，或降低導(dǎo)電條間Z-方向中的柵極間（gate-to-gate)干擾，導(dǎo)電條位于 垂直通道結(jié)構(gòu)中。然而，較厚的絕緣材料也可以增加疊層的高度，造成高度的高深寬比，此 高度大于疊層中通孔或開(kāi)口的寬度，并因此造成工藝問(wèn)題，如彎曲。
[0003] 本發(fā)明旨在提供用于三維集成電路存儲(chǔ)器的一種結(jié)構(gòu)，可以減少疊層的高度而不 降低裝置的性能，或減少Z-方向干擾而不增加疊層的高度。

【發(fā)明內(nèi)容】

[0004] 為達(dá)到上述目的，本發(fā)明提供了一種存儲(chǔ)器裝置，包括多個(gè)疊層，各疊層包括交替 疊置的多個(gè)導(dǎo)電條和多個(gè)絕緣條。絕緣條中至少一者包括具有介電常數(shù)等于或小于3. 6的 絕緣材料。絕緣條中至少一者實(shí)質(zhì)上可以由具有介電常數(shù)等于或小于3. 6的絕緣材料組 成。因此，絕緣條中至少一者的等效氧化層厚度EOT是大于各自的物理厚度。導(dǎo)電材料的 多個(gè)結(jié)構(gòu)是正交地排列于多個(gè)疊層上。存儲(chǔ)器元件是配置于多個(gè)結(jié)構(gòu)與多個(gè)疊層的側(cè)面間 的交叉點(diǎn)的界面區(qū)內(nèi)。
[0005] 本說(shuō)明書(shū)所使用的材料的介電常數(shù)是材料的電容率（permittivity)除以真空電 容率，也可以稱(chēng)為靜態(tài)相對(duì)電容率（staticrelativepermittivity)。單一絕緣材料層的 沉積造成實(shí)質(zhì)上由單一絕緣材料所組成的絕緣層的形成。絕緣層可以包括多層，多層中的 一或多層實(shí)質(zhì)上由單一低介電常數(shù)（low-K)材料所組成，本說(shuō)明書(shū)所使用的K表示介電常 數(shù)，而單一低介電常數(shù)材料可以具有小于在其它層之間的二氧化硅的介電常數(shù)。
[0006] 絕緣條可以包括群組中的一或多種低介電常數(shù)材料，此群組由聚甲基硅倍半氧 燒（polymethylsilsesquioxane，P-MSQ)、SiLK(陶式化學(xué)股份有限公司所生產(chǎn)，商標(biāo)名 為EcoSmoothTMSilk)、氟摻雜氧化物、碳摻雜氧化物、多孔氧化物以及自旋有機(jī)聚合介電 質(zhì)（spin-onorganicpolymericdielectric)所組成，其中氟摻雜氧化物包括氟氧化石圭 (SiOF)(氟化硅酸鹽玻璃），碳摻雜氧化物包括碳氧化硅（SiOC)(碳酸硅酸鹽玻璃）、黑金剛 石、珊瑚（coral)以及極光材料（aurora)。此群組中的材料具有等于或小于氟氧化娃的介 電常數(shù)的介電常數(shù)，氟氧化硅的介電常數(shù)約為3. 6且大于群組中其它材料的介電常數(shù)。舉 例來(lái)說(shuō)，碳氧化硅的介電常數(shù)約為2. 9、P-MSQ的介電常數(shù)約為2. 3、SiLK的介電常數(shù)約為 2. 6至2. 8、黑金剛石的介電常數(shù)約為2. 6至3. 0,而珊瑚的介電常數(shù)約為2. 7至2. 9。某些 實(shí)施例中，絕緣條可以是實(shí)質(zhì)上由低介電常數(shù)絕緣體所組成的單一層，如上述材料中的一 者?；蛘?，絕緣條可以是具有大于疊層的物理厚度的EOT的多層疊層。
[0007] 絕緣條的EOT應(yīng)該足夠高來(lái)符合結(jié)構(gòu)的絕緣需求，且實(shí)質(zhì)上大于它們的物理厚 度，這樣可以維持疊層的深度在用于高深寬比（highaspectratio)刻蝕工藝的工藝限制 內(nèi)。使用上列的材料，EOT可以大于物理厚度至少10%。
[0008] 包括交替疊置的多個(gè)導(dǎo)電條和多個(gè)絕緣條的疊層可以具有非簡(jiǎn)單空間周期 (non-simplespatialperiods)通過(guò)疊層中的導(dǎo)電條與絕緣條。疊層中的導(dǎo)電條可以包括 無(wú)慘雜多晶娃（un-dopedpolysilicon)。
[0009] 存儲(chǔ)器裝置可以包括通過(guò)絕緣層分離的鏈接元件（linkingelement)，鏈接元件 可以連接至疊層中各自的導(dǎo)電條。存儲(chǔ)器裝置可以包括具鏈接元件的疊層中的多個(gè)層間連 接器（interlayerconnectors)以及圖案化導(dǎo)線(xiàn)線(xiàn)路，層間連接器從連接器表面延伸至各 自的鏈接元件，圖案化導(dǎo)線(xiàn)線(xiàn)路位于連接器表面的頂部上且連接至各自的層間連接器。
[0010] 于一實(shí)施中，圖案化導(dǎo)線(xiàn)線(xiàn)路可以包括耦接至感測(cè)電路的多個(gè)全局位線(xiàn)（global bitline)。疊層中的導(dǎo)電條可以包括用于存儲(chǔ)器元件的通道，而具導(dǎo)電材料的多個(gè)結(jié)構(gòu)中 有多個(gè)結(jié)構(gòu)可以排列為字線(xiàn)以及包括用于存儲(chǔ)器元件的垂直柵極的字符串選擇線(xiàn)。
[0011] 于另一方案實(shí)施中，圖案化導(dǎo)線(xiàn)線(xiàn)路可以耦接至譯碼電路。疊層中的導(dǎo)電條可以 排列為字線(xiàn)以及包括用于存儲(chǔ)器元件的柵極的字符串選擇線(xiàn)，而具導(dǎo)電材料的多個(gè)結(jié)構(gòu)中 有多個(gè)結(jié)構(gòu)可以排列為用于存儲(chǔ)器元件的垂直通道。
[0012] 在這兩種方案實(shí)施中，通過(guò)絕緣層分離的具鏈接元件的疊層可以具有非簡(jiǎn)單空間 周期通過(guò)鏈接元件以及具鏈接元件的疊層中的絕緣層。
[0013] 亦提供在此描述的存儲(chǔ)器裝置的制造方法。于一實(shí)施中，形成交替疊置的多個(gè)導(dǎo) 電層和多個(gè)絕緣層于一集成電路基板上，絕緣層中的至少一者具有實(shí)質(zhì)上大于它們各自物 理厚度的等效氧化層厚度m)T。交替疊置的多個(gè)導(dǎo)電層和多個(gè)絕緣層可以具有非簡(jiǎn)單空間 周期通過(guò)多個(gè)導(dǎo)電層以及多個(gè)絕緣層。因此，包括交替疊置的多個(gè)導(dǎo)電條和多個(gè)絕緣條的 疊層可以具有非簡(jiǎn)單空間周期通過(guò)疊層中的導(dǎo)電條以及絕緣條，其中從多個(gè)導(dǎo)電層以及多 個(gè)絕緣層刻蝕出導(dǎo)電條以及絕緣條，而從多個(gè)導(dǎo)電層以及多個(gè)絕緣層刻蝕出的具鏈接元件 的疊層可以具有非簡(jiǎn)單空間周期通過(guò)鏈接元件以及疊層中的絕緣層。
[0014] 于一實(shí)施中制造垂直通道結(jié)構(gòu)的存儲(chǔ)器裝置，可以形成通過(guò)集成電路基板上的絕 緣層分離的多個(gè)犧牲層?？梢钥涛g犧牲層與絕緣層以形成第一開(kāi)口?？梢孕纬啥鄠€(gè)垂直導(dǎo) 電條于第一開(kāi)口內(nèi)?？梢钥涛g犧牲層與絕緣層以形成多個(gè)垂直導(dǎo)電條中相鄰導(dǎo)電條之間的 第二開(kāi)口，從而暴露多個(gè)犧牲層?？梢猿ㄟ^(guò)第二開(kāi)口暴露的多個(gè)犧牲層以形成絕緣層間 的水平開(kāi)口。一存儲(chǔ)層是形成于水平開(kāi)口內(nèi)的垂直導(dǎo)電條的側(cè)面上。多個(gè)導(dǎo)電條的平面可 以形成于水平開(kāi)口內(nèi)，多個(gè)平面中的導(dǎo)電條的側(cè)面接觸存儲(chǔ)層。多個(gè)存儲(chǔ)層可以包括氮化 石圭。
[0015] 可以從下列圖式的檢閱、詳細(xì)的描述以及權(quán)利要求范圍看出本發(fā)明的其他方面以 及優(yōu)點(diǎn)。為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實(shí)施例，并配合所附 圖式，作詳細(xì)說(shuō)明如下：
【附圖說(shuō)明】
[0016] 圖1繪示使用垂直柵極結(jié)構(gòu)的三維（3D)集成電路裝置的實(shí)施方案的透視圖。
[0017] 圖2繪示使用垂直通道結(jié)構(gòu)的三維（3D)集成電路裝置的實(shí)施方案的透視圖。
[0018] 圖3繪示使用不同垂直通道結(jié)構(gòu)的三維（3D)集成電路裝置的實(shí)施方案的透視圖。
[0019] 圖4繪示包括交替疊置的多個(gè)導(dǎo)電條和多個(gè)絕緣條的疊層，其中絕緣條具有非簡(jiǎn) 單空間周期。
[0020] 圖5繪示依照本發(fā)明一實(shí)施方案的集成電路的簡(jiǎn)化方塊圖。
[0021] 圖6繪示制造使用導(dǎo)電層與絕緣層的三維（3D)存儲(chǔ)器裝置的簡(jiǎn)化流程圖，絕緣層 中的至少一者具有實(shí)質(zhì)上大于它們各自物理厚度的等效氧化層厚度EOT。
[0022] 圖7-圖11繪示用于制造使用導(dǎo)電層與絕緣層的垂直柵極結(jié)構(gòu)內(nèi)三維（3D)存儲(chǔ) 器裝置的工藝階段圖，絕緣層中的至少一者具有實(shí)質(zhì)上大于它們各自物理厚度的等效氧化 層厚度EOT。
[0023] 圖12-圖17繪示使用導(dǎo)電層與絕緣層的垂直通道結(jié)構(gòu)的范例工藝流程圖，絕緣層 中的至少一者具有實(shí)質(zhì)上大于它們各自物理厚度的等效氧化層厚度EOT。
[0024] 圖18繪示制造使用犧牲層與絕緣層的垂直通道結(jié)構(gòu)的簡(jiǎn)化流程圖，絕緣層中的 至少一者具有實(shí)質(zhì)上大于它們各自物理厚度的等效氧化層厚度EOT。
[0025] 圖19-圖25繪示使用犧牲層與絕緣層的垂直通道結(jié)構(gòu)的范例工藝流程圖，絕緣層 中的至少一者具有實(shí)質(zhì)上大于它們各自物理厚度的等效氧化層厚度EOT。
[0026]【符號(hào)說(shuō)明】
[0027] 100、200、300:存儲(chǔ)器裝置
[0028] 109、119:SSL柵極結(jié)構(gòu)
[0029] 126、127:接地選擇線(xiàn)GSL
[0030] 125-1WL至 125-NWL:字線(xiàn)
[0031] 128:源線(xiàn)
[0032] 102、103、104、105、112、113、114、115、311 至 314、321 至 324、331 至 334、341 至 344、351 至 354、411、413、421、423、431、433、441、443、1911 至 1914U921 至 1924U931 至 1934U941 至 1944U951 至 1954:導(dǎo)電條
[0033] 102B、103B、104B、105B、112A、113A、114A、115A、230、250、261、262、263、1630、 1650、1761、1762、1763:鏈接元件
[0034] 172、173、174、175、271、272、273、1771、1772、1773:層間連接器
[0035]ML1、ML2、ML3:金屬層
[0036] 201 :底柵極
[0037] 210、1310、1311、1312:疊層
[0038] 220、1620:疊層間半導(dǎo)體主體元件
[0039] 240、1640:疊層間垂直導(dǎo)電元件
[0040] 260、1660:參考導(dǎo)體
[0041] 270:參考選擇開(kāi)關(guān)
[0042] 280 :交叉點(diǎn)
[0043] 290 :字符串選擇開(kāi)關(guān)
[0044] 305、315、325、335、345、412、414、422、424、432、434、442、444 :絕緣條
[0045]361、362 :垂直導(dǎo)電條
[0046] 311m、312m、313m、314m、341m、342m、343m、344m、351m、352m、353m、354m:電荷儲(chǔ)存 結(jié)構(gòu)
[0047] 370、2570 :絕緣材料
[0048] 471、472:結(jié)構(gòu)
[0049] 490:導(dǎo)電材料
[0050] 495 :線(xiàn)
[0051] 500:集成電路
[0052] 558 :平面譯碼器
[0053] 559:SSL線(xiàn)
[0054] 560 :存儲(chǔ)器陣列
[0055] 561 :列譯碼器
[0056] 562 :字線(xiàn)
[0057] 563 :欄譯碼器
[0058] 明4 :位