70'、第一柵極材料層30'和氧化物層20'的工藝可以為干法刻蝕，優(yōu)選為等離子體刻蝕。選擇柵側(cè)壁層25和浮柵側(cè)壁層35的材料可以為本領(lǐng)域中常見的介質(zhì)材料，例如SiNO等。
[0052]完成在有源區(qū)10上形成選擇柵結(jié)構(gòu)20和平行于選擇柵結(jié)構(gòu)20的浮柵結(jié)構(gòu)30的步驟之后，形成覆蓋圖5所示的有源區(qū)10的裸露表面的控制柵層40，進(jìn)而形成如圖6所示的基體結(jié)構(gòu)。在一種優(yōu)選的實(shí)施方式中，形成控制柵層40的步驟包括:形成覆蓋圖5所示的選擇柵結(jié)構(gòu)20、浮柵結(jié)構(gòu)30和襯底的裸露表面的第二柵極材料層，其結(jié)構(gòu)如圖6-1所示；刻蝕圖6-1所示的第二柵極材料層，以形成覆蓋在選擇柵側(cè)壁層25、浮柵側(cè)壁層35和有源區(qū)10的裸露表面上的控制柵層40，進(jìn)而形成如圖6-2所示的基體結(jié)構(gòu)；去除圖6-2中剩余掩膜層70，進(jìn)而形成如圖6所示的基體結(jié)構(gòu)。
[0053]第二柵極材料層可以為多晶硅，形成第二柵極材料層的工藝可以為化學(xué)氣相沉積或?yàn)R射等?？涛g第二柵極材料層的工藝可以為干法刻蝕，優(yōu)選為等離子體刻蝕。去除掩膜層70的工藝可以為濕法刻蝕，且本領(lǐng)域的技術(shù)人員有能力根據(jù)所采用掩膜層70的材料選擇濕法刻蝕所采用的刻蝕液。
[0054]形成上述控制柵層40之后，本申請(qǐng)?zhí)峁┑纳鲜鲋谱鞣椒ㄟ€包括形成覆蓋圖6所示的浮柵結(jié)構(gòu)30的自對(duì)準(zhǔn)硅化物阻擋層50，其結(jié)構(gòu)如圖7所示。在一種優(yōu)選的實(shí)施方式中，形成自對(duì)準(zhǔn)硅化物阻擋層50的步驟包括:形成覆蓋圖6所示的控制柵層40、選擇柵結(jié)構(gòu)20和浮柵結(jié)構(gòu)30的自對(duì)準(zhǔn)硅化物阻擋材料50'，進(jìn)而形成如圖7-1所示的基體結(jié)構(gòu)；刻蝕圖
7-1所示的自對(duì)準(zhǔn)硅化物阻擋材料50'以形成自對(duì)準(zhǔn)硅化物阻擋層50，進(jìn)而形成如圖7所示的基體結(jié)構(gòu)。
[0055]上述自對(duì)準(zhǔn)硅化物阻擋材料50'可以為本領(lǐng)域常見的阻擋材料，例如Si02等，形成自對(duì)準(zhǔn)硅化物阻擋材料50'的工藝可以為化學(xué)氣相沉積或?yàn)R射等。刻蝕自對(duì)準(zhǔn)硅化物阻擋材料50'的工藝可以為干法刻蝕，更優(yōu)選為等離子體刻蝕。上述工藝為本領(lǐng)域現(xiàn)有技術(shù)，在此不再贅述。
[0056]在上述制作方法中，還可以在形成選擇柵結(jié)構(gòu)20和浮柵結(jié)構(gòu)30之后，進(jìn)行離子注入以在選擇柵結(jié)構(gòu)20遠(yuǎn)離浮柵結(jié)構(gòu)30 —側(cè)的有源區(qū)10中形成源極11，并在浮柵結(jié)構(gòu)30遠(yuǎn)離選擇柵結(jié)構(gòu)20 —側(cè)的有源區(qū)10中形成漏極13 ;并可以在形成自對(duì)準(zhǔn)硅化物阻擋層50之后，形成分別與控制柵層40、選擇柵結(jié)構(gòu)20、源極11和漏極13相連的接觸插塞60。
[0057]本申請(qǐng)還提供了一種芯片，包括至少一個(gè)0ΤΡ存儲(chǔ)單元，其中該0ΤΡ存儲(chǔ)單元為本申請(qǐng)?zhí)峁┑?ΤΡ存儲(chǔ)單元。該芯片中0ΤΡ存儲(chǔ)單元編程所需的時(shí)間得以減少，進(jìn)而提高了芯片的性能。
[0058]從以上的描述中，可以看出，本申請(qǐng)上述的實(shí)施例實(shí)現(xiàn)了如下技術(shù)效果:通過設(shè)置覆蓋有源區(qū)的裸露表面的控制柵層，并通過對(duì)控制柵層施加電壓，從而在浮柵結(jié)構(gòu)和有源區(qū)之間形成了垂直于有源區(qū)方向的電場(chǎng)，且該電場(chǎng)能夠提高電子從浮柵結(jié)構(gòu)中移入或移出的速率，進(jìn)而減少了電子從浮柵結(jié)構(gòu)中移入或移出所需的時(shí)間，并減少了對(duì)0ΤΡ存儲(chǔ)單元進(jìn)行編程所需的時(shí)間。
[0059]以上所述僅為本申請(qǐng)的優(yōu)選實(shí)施例而已，并不用于限制本申請(qǐng)，對(duì)于本領(lǐng)域的技術(shù)人員來說，本申請(qǐng)可以有各種更改和變化。凡在本申請(qǐng)的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本申請(qǐng)的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種OTP存儲(chǔ)單元，包括設(shè)置于襯底上的有源區(qū)，設(shè)置于所述有源區(qū)上的選擇柵結(jié)構(gòu)，與所述選擇柵結(jié)構(gòu)平行地設(shè)置于所述有源區(qū)上的浮柵結(jié)構(gòu)，其特征在于，所述0TP存儲(chǔ)單元還包括:覆蓋所述有源區(qū)的裸露表面的控制柵層。2.根據(jù)權(quán)利要求1所述的0TP存儲(chǔ)單元，其特征在于， 所述選擇柵結(jié)構(gòu)的兩端和所述浮柵結(jié)構(gòu)的兩端延伸至所述有源區(qū)之外； 所述控制柵層覆蓋在所述有源區(qū)的裸露表面和位于所述有源區(qū)之外的所述襯底上。3.根據(jù)權(quán)利要求1所述的0TP存儲(chǔ)單元，其特征在于， 所述選擇柵結(jié)構(gòu)包括沿遠(yuǎn)離所述有源區(qū)的方向上依次設(shè)置的選擇柵氧化物層和選擇柵材料層，以及設(shè)置于所述選擇柵氧化物層的側(cè)壁和所述選擇柵材料層的側(cè)壁上的選擇柵側(cè)壁層； 所述浮柵結(jié)構(gòu)包括沿遠(yuǎn)離所述有源區(qū)的方向上依次設(shè)置的浮柵氧化物層和浮柵材料層，以及設(shè)置于所述浮柵氧化物層的側(cè)壁和所述浮柵材料層的側(cè)壁上的浮柵側(cè)壁層； 所述控制柵層覆蓋在所述選擇柵側(cè)壁層、所述浮柵側(cè)壁層和所述有源區(qū)的裸露表面上。4.根據(jù)權(quán)利要求3所述的0TP存儲(chǔ)單元，其特征在于，所述選擇柵材料層、所述浮柵材料層和所述控制柵層的材料為多晶硅。5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的0TP存儲(chǔ)單元，其特征在于，所述0TP存儲(chǔ)單元還包括:覆蓋所述浮柵結(jié)構(gòu)的自對(duì)準(zhǔn)硅化物阻擋層。6.根據(jù)權(quán)利要求5所述的0TP存儲(chǔ)單元，其特征在于，所述0TP存儲(chǔ)單元還包括:設(shè)置于所述選擇柵結(jié)構(gòu)遠(yuǎn)離所述浮柵結(jié)構(gòu)一側(cè)的有源區(qū)中的源極，設(shè)置于所述浮柵結(jié)構(gòu)遠(yuǎn)離所述選擇柵結(jié)構(gòu)一側(cè)的有源區(qū)中的漏極，以及分別與所述控制柵層、所述選擇柵結(jié)構(gòu)、所述源極和所述漏極相連設(shè)置的接觸插塞。7.—種0TP存儲(chǔ)單元的制作方法，其特征在于，所述制作方法包括: 提供具有有源區(qū)的襯底； 在所述有源區(qū)上形成選擇柵結(jié)構(gòu)和平行于所述選擇柵結(jié)構(gòu)的浮柵結(jié)構(gòu)； 形成覆蓋所述有源區(qū)的裸露表面的控制柵層。8.根據(jù)權(quán)利要求7所述的制作方法，其特征在于， 形成所述選擇柵結(jié)構(gòu)的步驟中，形成包括沿遠(yuǎn)離所述有源區(qū)的方向上依次設(shè)置的選擇柵氧化物層和選擇柵材料層，以及位于所述選擇柵氧化物層的側(cè)壁和所述選擇柵材料層的側(cè)壁上的選擇柵側(cè)壁層的所述選擇柵結(jié)構(gòu)； 形成所述浮柵結(jié)構(gòu)的步驟中，形成包括沿遠(yuǎn)離所述有源區(qū)的方向上依次設(shè)置的浮柵氧化物層和浮柵材料層，以及位于所述浮柵氧化物層的側(cè)壁和所述浮柵材料層的側(cè)壁上的浮柵側(cè)壁層的所述浮柵結(jié)構(gòu)。9.根據(jù)權(quán)利要求8所述的制作方法，其特征在于，形成所述選擇柵結(jié)構(gòu)和所述浮柵結(jié)構(gòu)的步驟包括: 在所述襯底上沿遠(yuǎn)離所述襯底的方向上依次沉積氧化物層、第一柵極材料層和掩膜材料層； 刻蝕所述掩膜材料層、所述第一柵極材料層和所述氧化物層，以形成掩膜層、所述選擇柵氧化物層、所述選擇柵材料層、所述浮柵氧化物層和所述浮柵材料層； 在所述選擇柵氧化物層的側(cè)壁和所述選擇柵材料層的側(cè)壁上形成選擇柵側(cè)壁層，并在所述浮柵氧化物層的側(cè)壁和所述浮柵材料層的側(cè)壁上形成浮柵側(cè)壁層。10.根據(jù)權(quán)利要求9所述的制作方法，其特征在于，形成所述控制柵層的步驟包括: 形成覆蓋所述選擇柵結(jié)構(gòu)、所述浮柵結(jié)構(gòu)和所述襯底的裸露表面的第二柵極材料層； 刻蝕所述第二柵極材料層，以形成覆蓋在所述選擇柵側(cè)壁層、所述浮柵側(cè)壁層和所述有源區(qū)的裸露表面上的所述控制柵層； 去除剩余所述掩膜層。11.根據(jù)權(quán)利要求7至10中任一項(xiàng)所述的制作方法，其特征在于，形成所述控制柵層之后，形成覆蓋所述浮柵結(jié)構(gòu)的自對(duì)準(zhǔn)硅化物阻擋層，包括以下步驟: 形成覆蓋所述控制柵層、所述選擇柵結(jié)構(gòu)和所述浮柵結(jié)構(gòu)的自對(duì)準(zhǔn)硅化物阻擋材料； 刻蝕所述自對(duì)準(zhǔn)硅化物阻擋材料以形成所述自對(duì)準(zhǔn)硅化物阻擋層。12.根據(jù)權(quán)利要求11所述的制作方法，其特征在于， 形成所述選擇柵結(jié)構(gòu)和所述浮柵結(jié)構(gòu)之后，進(jìn)行離子注入以在所述選擇柵結(jié)構(gòu)遠(yuǎn)離所述浮柵結(jié)構(gòu)一側(cè)的有源區(qū)中形成源極，并在所述浮柵結(jié)構(gòu)遠(yuǎn)離所述選擇柵結(jié)構(gòu)一側(cè)的有源區(qū)中形成漏極； 形成所述自對(duì)準(zhǔn)硅化物阻擋層之后，形成分別與所述控制柵層、所述選擇柵結(jié)構(gòu)、所述源極和所述漏極相連的接觸插塞。13.—種芯片，包括至少一個(gè)OTP存儲(chǔ)單元，其特征在于，所述OTP存儲(chǔ)單元為權(quán)利要求1至6中任一項(xiàng)所述的OTP存儲(chǔ)單元。
【專利摘要】本申請(qǐng)公開了一種OTP存儲(chǔ)單元、OTP存儲(chǔ)單元的制作方法及芯片。其中，該OTP存儲(chǔ)單元包括設(shè)置于襯底上的有源區(qū)，設(shè)置于有源區(qū)上的選擇柵結(jié)構(gòu)，與選擇柵結(jié)構(gòu)平行地設(shè)置于有源區(qū)上的浮柵結(jié)構(gòu)，以及覆蓋有源區(qū)的裸露表面的控制柵層。該OTP存儲(chǔ)單元通過設(shè)置覆蓋有源區(qū)的裸露表面的控制柵層，并通過對(duì)控制柵層施加電壓，從而在浮柵結(jié)構(gòu)和有源區(qū)之間形成了垂直于有源區(qū)方向的電場(chǎng)，且該電場(chǎng)能夠提高電子從浮柵結(jié)構(gòu)中移入或移出的速率，進(jìn)而減少了電子從浮柵結(jié)構(gòu)中移入或移出所需的時(shí)間，并減少了對(duì)OTP存儲(chǔ)單元進(jìn)行編程所需的時(shí)間。
【IPC分類】H01L27/115, H01L29/423
【公開號(hào)】CN105374822
【申請(qǐng)?zhí)枴緾N201410443812
【發(fā)明人】余達(dá)強(qiáng)
【申請(qǐng)人】中芯國(guó)際集成電路制造(上海)有限公司
【公開日】2016年3月2日
【申請(qǐng)日】2014年9月2日