介質層缺陷的檢測方法和檢測裝置的制造方法
【技術領域】
[0001] 本發(fā)明涉及半導體制造領域，具體而言，涉及一種介質層缺陷的檢測方法和檢測 裝直。
【背景技術】
[0002] 在半導體制造領域，電介質（Dielectric)扮演著重要的角色。例如，在芯片的 制造中，兩個導電層之間、或者導電層與襯底之間通常設置有一個絕緣層，或者說介質層， 并且被該介質層隔離的兩個導電層會通過位于刻蝕在該介質層中的通孔中的互連金屬 實現(xiàn)互連，以達到設計目的，其中，該介質層的材料通常是電阻率較高的電介質，由于其 位于兩個導電層之間、且起到隔離作用，因此也可以稱為層間電介質ILD(InterLayer Dielectric)。此外，在同一個導電層中的兩個相鄰的金屬導體，例如兩條相鄰的導線之間 也需要電介質來隔離，則該電介質可以稱為金屬間電介質IMD(InterMetalDielectric)。
[0003] 由于ILD和MD的存在，芯片中的導線之間不可避免地存在分布電容或者說寄生 電容，分布電容不僅影響芯片中信號傳播的延時，也對芯片工作的可靠性構成威脅，例如可 能產(chǎn)生的線路之間的串擾等，因此，為提高芯片的性能，當前的芯片制造工藝通常采用低介 電常數(shù)l〇w-k材料，例如氟或碳摻雜的硅氧化物等沉積形成介質層。
[0004] 然而，與傳統(tǒng)的電介質的材料相比，low-k材料的密度相對較低，因此在制造過程 中更容易在介質層中陷入不需要的電荷或者形成孔隙，從而在電子的隧穿效應下產(chǎn)生電介 質泄露的問題，并破壞介質層的絕緣性能，進而造成芯片質量的下降。因此，如何在芯片出 廠前對芯片成品中的介質層的缺陷進行檢測成為了一個重要的問題。針對這一問題，目前 尚未提出有效的解決方案。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明實施例提供了一種介質層缺陷的檢測方法和檢測裝置，以至少解決現(xiàn)有技 術無法檢測芯片介質層中的缺陷的技術問題。
[0006] 根據(jù)本發(fā)明實施例的一個方面，提供了一種介質層缺陷的檢測方法，包括：獲取 MOSFET的一個或多個特性參數(shù)的第一參數(shù)值，其中，上述MOSFET的柵極包括待測介質層； 在上述待測介質層的外側與上述MOSFET的源極或漏極之間加載預設電壓，其中，加載上述 預設電壓的持續(xù)時間為預設時長；獲取在執(zhí)行上述加載操作后的上述一個或多個特性參數(shù) 的第二參數(shù)值；根據(jù)上述第一參數(shù)值與上述第二參數(shù)值判斷上述待測介質層的缺陷程度。
[0007] 優(yōu)選地，上述根據(jù)上述第一參數(shù)值與上述第二參數(shù)值判斷上述待測介質層的缺陷 程度包括：若上述第一參數(shù)值與上述第二參數(shù)值的偏差越大，則判斷出上述缺陷程度越高； 若上述第一參數(shù)值與上述第二參數(shù)值的偏差越小，則判斷出上述缺陷程度越低。
[0008] 優(yōu)選地，上述根據(jù)上述第一參數(shù)值與上述第二參數(shù)值判斷上述待測介質層的缺陷 程度包括：根據(jù)上述第一參數(shù)值與上述第二參數(shù)值之間的差值和/或比值獲取與上述差值 和/或上述比值對應的缺陷程度等級，其中，上述缺陷程度等級根據(jù)上述預設電壓和上述 預設時長設置，用于表示上述待測介質層的缺陷程度。
[0009] 優(yōu)選地，上述在上述待測介質層的外側與上述MOSFET的源極或漏極之間加載預 設電壓包括：上述待測介質層的外側連接直流電源的正極；上述MOSFET的源極或漏極通過 位于上述待測介質層中的通孔中的導電體連接上述直流電源的負極。
[0010] 優(yōu)選地，上述MOSFET形成于待測芯片內(nèi)，上述待測介質層包括層疊設置的多個電 介質層，其中，上述多個電介質層中的至少一個包括在上述待測芯片的后段BEOL工藝中所 形成的層間電介質和/或金屬間電介質。
[0011] 優(yōu)選地，上述層間電介質的介電常數(shù)小于等于第一預設閾值；和/或，上述金屬間 電介質的介電常數(shù)小于等于第二預設閾值；和/或，上述多個電介質層中的每一個的厚度 小于等于第三預設閾值。
[0012] 優(yōu)選地，上述待測介質層的缺陷包括：位于上述待測介質層中的電荷和/或孔隙； 和/或，上述一個或多個特性參數(shù)包括以下至少之一：開啟電壓、飽和電流、線性區(qū)電流。
[0013] 根據(jù)本發(fā)明實施例的另一方面，還提供了一種介質層缺陷的檢測裝置，包括：第一 獲取單元，用于獲取MOSFET的一個或多個特性參數(shù)的第一參數(shù)值，其中，上述MOSFET的柵 極包括待測介質層；加載單元，用于在上述待測介質層的外側與上述MOSFET的源極或漏極 之間加載預設電壓，其中，加載上述預設電壓的持續(xù)時間為預設時長；第二獲取單元，用于 獲取在執(zhí)行上述加載操作后的上述一個或多個特性參數(shù)的第二參數(shù)值；判斷單元，用于根 據(jù)上述第一參數(shù)值與上述第二參數(shù)值判斷上述待測介質層的缺陷程度。
[0014] 優(yōu)選地，上述判斷單元包括：第一判斷模塊，用于在上述第一參數(shù)值與上述第二參 數(shù)值的偏差越大時，判斷出上述缺陷程度越高；在上述第一參數(shù)值與上述第二參數(shù)值的偏 差越小時，判斷出上述缺陷程度越低。
[0015] 優(yōu)選地，上述判斷單元包括：第二判斷模塊，用于根據(jù)上述第一參數(shù)值與上述第二 參數(shù)值之間的差值和/或比值獲取與上述差值和/或上述比值對應的缺陷程度等級，其中， 上述缺陷程度等級根據(jù)上述預設電壓和上述預設時長設置，用于表示上述待測介質層的缺 陷程度。
[0016] 優(yōu)選地，上述加載單元包括：連接模塊，用于使上述待測介質層的外側連接直流電 源的正極，使上述MOSFET的源極或漏極通過位于上述待測介質層中的通孔中的導電體連 接上述直流電源的負極。
[0017] 優(yōu)選地，上述MOSFET形成于待測芯片中，上述待測介質層包括層疊設置的多個電 介質層，其中，上述多個電介質層中的至少一個包括在上述待測芯片的后段BEOL工藝中所 形成的層間電介質和/或金屬間電介質。
[0018] 優(yōu)選地，上述層間電介質的介電常數(shù)小于等于第一預設閾值；和/或，上述金屬間 電介質的介電常數(shù)小于等于第二預設閾值；和/或，上述多個電介質層中的每一個的厚度 小于等于第三預設閾值。
[0019] 優(yōu)選地，上述待測介質層的缺陷包括：位于上述待測介質層中的電荷和/或孔隙； 和/或，上述一個或多個特性參數(shù)包括以下至少之一：開啟電壓、飽和電流、線性區(qū)電流。
[0020] 在本發(fā)明實施例中，通過在作為MOSFET的柵極的待測介質層的外側與該MOSFET 的源極或漏極之間加載預設電壓的操作，可以在待測介質層中形成導電通道并影響以該待 測介質層作為柵極的MOSFET的特性參數(shù)的參數(shù)值，其中，由于該導電通道的形成速率基于 待測介質層的缺陷程度，因此可以通過在預定時間內(nèi)執(zhí)行的上述加載操作之前與之后所分 別獲取的MOSFET的一個或多個特性參數(shù)的第一參數(shù)值與第二參數(shù)值來判斷待測介質層的 缺陷程度，從而實現(xiàn)對介質層中的缺陷進行檢測的效果，進而解決了現(xiàn)有技術無法檢測芯 片介質層中的缺陷的技術問題。進一步地，在本發(fā)明實施例中，作為MOSFET的柵極的待測 介質層還可以包括芯片中的多個電介質層，從而提供了一種對芯片中的多層電介質層中的 缺陷方便地進行檢測的方案。
【附圖說明】
[0021] 此處所說明的附圖用來提供對本發(fā)明的進一步理解，構成本申請的一部分，本發(fā) 明的示意性實施例及其說明用于解釋本發(fā)明，并不構成對本發(fā)明的不當限定。在附圖中：
[0022] 圖1是根據(jù)本發(fā)明實施例的一種可選的介質層缺陷的檢測方法的示意圖；