MUXl存儲器單元102和I/O塊104電連接至電源引腳110。第N序列的SRAM MUXl存儲器單元102’和I/O塊104’電連接至電源引腳110’。一個電源引腳110電連接至電源電壓(VDD)，而另一電源引腳110電連接至電源接地電壓(VSS)。一個電源引腳110’電連接至VDD，而另一電源引腳110’電連接至VSS。應該注意，除非明確地規(guī)定為相反的狀態(tài)，否則本文中對參考標號指定的部件的描述被認為也應用于通過相應的參考符號上標(’)指定的部件。例如，對SRAM MUXl存儲器單元102的描述也應用于SRAMMUXl存儲器單元102’。
[0031]三個適用于2P2E的I/O引腳框106電連接至金屬I和金屬2 (M1/M2)布線層，而兩個適用于IPlE的I/O引腳框108電連接至金屬3和金屬4 (M3/M4)布線層。在一些實施例中，三個適用于2P2E的I/O引腳框106電連接至金屬3和金屬4 (M3/M4)布線層，而兩個適用于IPlE的I/O引腳框108電連接至金屬I和金屬2 (M1/M2)布線層。在一些實施例中，I/O引腳框106和I/O引腳框108均適用于1P1E。在一些實施例中，I/O引腳框106和I/O引腳框108均適用于2P2E。金屬通孔用于電連接多個金屬層。例如，通過一個或多個金屬通孔電連接Ml和M2，并且通過一個或多個金屬通孔電連接M3和M4。在一些實施例中，I/O引腳框106和I/O引腳框108與其他金屬層或與兩個以上的金屬層電連接。在一些實施例中，導電層是金屬層。在一些實施例中，導電非金屬層替代本文所述的金屬層。M1/M2布線層低于(進一步地在圖1中的Z軸上，遠離觀察者)M3/M4布線層，M3/M4布線層位于M1/M2布線層之上(進一步朝向觀察者，遠離圖1中的Z軸)。與位于較高層級的兩個IPlE I/O引腳框108相比，三個2P2E I/O引腳框106以行的形式物理置于較低層級處。三個2P2E I/O引腳框106形成在Ml或M2中，而兩個IPlE I/O引腳框108形成在M3或M4中。在一些實施例中，I/O引腳框106、108形成在處于其他層級的金屬中。
[0032]如圖1所示，將三個2P2E I/O引腳框106和兩個適用于IPlE的I/O引腳框108配置為寬度大于高度。位于較低層級上的三個2P2E I/O引腳框106與在較低層級之上的較高層級上的兩個IPlE I/O引腳框108的物理分離導致了引腳之間的附加間隔，使得與IPlE和2P2E光刻技術(shù)相關(guān)聯(lián)的間距需求均得到滿足。與2P2E I/O引腳框106相關(guān)聯(lián)的較小間距需求使至少三個2P2E I/O引腳被放置在I/O塊104的最右邊緣處的單個較低層級上，而與IPlE I/O引腳框108相關(guān)聯(lián)的較大間距需求使至少兩個IPlE I/O引腳被放置在I/O塊104的最右邊緣處的單個較高層級上。在一些實施例中，較多或較少數(shù)量的I/O引腳被放置在I/O塊104的邊緣處的層級上。將三個2P2E I/O引腳框106和兩個IPlE I/O引腳框108放置在I/O塊104的邊緣處使得五個I/O引腳電連接至I/O塊104，以符合規(guī)定5個引腳相關(guān)聯(lián)的間距需求和設(shè)計需求。
[0033]圖2是存儲器宏子塊200的另一 IC布局的俯視圖。存儲器宏子塊200包括電連接至I/O塊204的第一序列的SRAM MUXl存儲器單元202，以及電連接至第N個I/O塊204’的第N序列的SRAM MUXl存儲器單元202’。I/O塊204電連接至三個適用于2P2E的I/O引腳框206和兩個適用于IPlE的I/O引腳框208。相似地，I/O塊204’電連接至三個適用于2P2E的I/O引腳框206’和兩個適用于IPlE的I/O引腳框208，。第一序列的SRAM MUXl存儲器單元202和I/O塊204電連接至電源引腳210。第N序列的SRAM MUXl存儲器單元202’和I/O塊204’電連接至電源引腳210’。一個電源引腳210電連接至VDD，而另一個電源引腳210電連接至VSS。一個電源引腳210’電連接至VDD，而另一個電源引腳210’電連接至VSS。電源引腳210和電源引腳210’形成在金屬4布線層(M4)中。
[0034]三個適用于2P2E的I/O引腳框206電連接至金屬I和金屬2 (M1/M2)布線層。然而，與圖1中的兩個適用于IPlE的I/O引腳框108不同，兩個適用于IPlE的I/O引腳框208電連接至金屬3 (M3)布線層，但是沒有電連接至金屬4布線層(M4)。此外，兩個適用于IPlE的I/O引腳框208被配置為與圖1中的適用于IPlE的I/O引腳框108不同。具體地，如圖2所示，兩個適用于IPlE的I/O引腳框208被配置為高度大于寬度。與圖1中的兩個適用于IPlE的I/O引腳框108相比，兩個適用于IPlE的I/O引腳框208的這種配置跨越更多的I/O塊204的最右邊緣，但是由于增加了最右邊緣上所暴露的面積，因此使電/物理連接更好。如圖2所示，多個IPlE引腳框208中的一個沿著I/O塊204的邊緣延伸的距離比多個2P2E引腳框206中的一個沿著I/O塊204的邊緣延伸的距離更大。在一些實施例中，IPlE引腳框208沿I/O塊204的邊緣延伸的距離比2P2E引腳框206沿I/O塊204的邊緣延伸的距離更小。應該注意，在一些實施例中，I/O引腳框206和I/O引腳框208與其他金屬層電連接或者與一個或兩個以上的金屬層電連接。三個2P2E I/O引腳框206形成在Ml或M2中，而兩個IPlE I/O引腳框208形成在M3或M4中。在一些實施例中，I/O引腳框206、208形成在處于其他層級的金屬中。
[0035]與位于較高層級的兩個IPlE I/O引腳框208相比，三個2P2E I/O引腳框206以行的形式物理放置在較低層級上。位于較低層級上的三個2P2E I/O引腳框206與在較低層級之上的較高層級上的兩個IPlE I/O引腳框208的物理分離導致了引腳之間的附加間隔，使得與IPlE和2P2E光刻技術(shù)相關(guān)聯(lián)的間距需求均得到滿足。與2P2E I/O引腳框206相關(guān)聯(lián)的較小間距需求使至少三個2P2E I/O引腳被放置在I/O塊204的最右邊緣處的單個較低層級上，或使不同的引腳框配置被采用，而與IPlE I/O引腳框208相關(guān)聯(lián)的較大間距需求使至少兩個IPlE I/O引腳被放置在I/O塊204的最右邊緣處的單個較高層級上或使不同引腳框配置被采用。在一些實施例中，較多或較少數(shù)量的I/O引腳被放置在I/O塊204的邊緣處的層級上。將三個2P2EI/0引腳框206和兩個IPlE I/O引腳框208放置在I/O塊204的邊緣處使得五個I/O引腳電連接至I/O塊204，以符合規(guī)定5個引腳的相關(guān)聯(lián)的間距需求和設(shè)計需求。
[0036]圖3是存儲器宏子塊300的又一 IC布局的俯視圖。存儲器宏子塊300包括電連接至I/O塊304的第一序列的SRAM MUXl存儲器單元302，以及電連接至第N個I/O塊304’的第N序列的SRAM MUXl存儲器單元302’。I/O塊304電連接至三個適用于2P2E的I/O引腳框306和兩個適用于IPlE的I/O引腳框308。相似地，I/O塊304’電連接至三個適用于2P2E的I/O引腳框306’和兩個適用于IPlE的I/O引腳框308，。第一序列的SRAM MUXl存儲器單元302和I/O塊304電連接至電源引腳310。第N序列的SRAM MUXl存儲器單元302’和I/O塊304’電連接至電源引腳310’。電源引腳310電連接至VDD，并且電源引腳310’電連接至VSS。電源引腳310和電源引腳310’形成在金屬4 (M4)布線層中。
[0037]三個適用于2P2E的I/O引腳框306電連接至金屬I和金屬2 (M1/M2)布線層。然而，與圖1中的兩個適用于IPlE的I/O引腳框108不同，一個適用于IPlE的I/O引腳框308電連接至金屬3和金屬4 (M3/M4)布線層，而另一個適用于IPlE的I/O引腳框312電連接至金屬3 (M3)布線層，但沒有電連接至金屬4 (M4)布線層。此外，適用于IPlE的I/O引腳框312被配置為與適用于IPlE的I/O引腳框308不同。具體地，如圖3所示，適用于IPlE的I/O引腳框312的寬度被配置為I/O引腳框308的寬度的兩倍。與適用于IPlE的I/O引腳框308相比，適用于IPlE的I/O引腳框312的這種配置增加了引腳框的整體尺寸，以由于當前金屬區(qū)域的增加而使電連接更好。如圖3所示，多個適用于I