r>[0030]圖1為一實施例形成半導體器件的流程示意圖；
[0031]圖2至圖11為本發(fā)明另一實施例半導體器件形成過程的剖面結構示意圖；
[0032]圖12為本發(fā)明形成半導體器件的通孔剖面掃描電鏡圖。
【具體實施方式】
[0033]如【背景技術】所述，現(xiàn)有技術形成的半導體器件通孔側壁粗糙，容易導致半導體器件發(fā)生漏電問題。
[0034]為解決上述問題，針對半導體器件的形成方法進行研究，半導體器件的形成方法包括以下步驟，請參考圖1:步驟S1、提供半導體襯底，所述半導體襯底具有器件面和與所述器件面相對的背面，所述半導體襯底內(nèi)具有介質(zhì)層和金屬襯墊層，其中，所述金屬襯墊層的一面與器件面齊平，與所述器件面齊平的一面相對的金屬襯墊層的另一面表面具有介質(zhì)層；步驟S2、采用第一刻蝕工藝，沿所述半導體襯底的背面向器件面刻蝕，在所述半導體襯底內(nèi)形成通孔，直至暴露出介質(zhì)層的表面；步驟S3、采用第二刻蝕工藝，刻蝕去除所述介質(zhì)層，暴露出金屬襯墊層的表面；步驟S4、形成覆蓋所述半導體襯底背面、通孔側壁和金屬襯墊層的隔離層；步驟S5、形成填充滿所述通孔的金屬填充層；步驟S6、去除高于半導體襯底背面的金屬填充層以及隔離層。
[0035]上述方法形成的半導體器件的電學性能差，容易發(fā)生漏電。針對半導體器件的形成方法進行研究發(fā)現(xiàn)，通孔的側壁較粗糙，后續(xù)在通孔側壁形成隔離層時，形成的隔離層的厚度不均；在厚度不均的隔離層表面形成填充滿所述通孔的金屬填充層后，所述金屬填充層中的金屬離子易通過隔離層厚度較小的區(qū)域擴散至半導體襯底內(nèi)，從而造成漏電增加，降低半導體器件的可靠性，導致半導體器件的電學性能變差。
[0036]針對半導體器件的形成方法進行進一步研究發(fā)現(xiàn)，上述方法形成的通孔側壁粗糙主要是由下述原因造成的:
[0037]刻蝕半導體襯底形成通孔的第一刻蝕工藝為Bosch工藝,所述Bosch工藝包括聚合物沉積步驟，在通孔側壁沉積聚合物降低第一刻蝕工藝對通孔側壁的刻蝕速率，進而保護通孔側壁不受第一刻蝕工藝的損傷，因此，當?shù)谝豢涛g工藝完成后，通孔具有平滑的側壁。而由于介質(zhì)層厚度遠小于形成的通孔的深度，且介質(zhì)層的材料為氧化硅、氮化硅或氮氧化硅，因此通常采用干法刻蝕工藝作為刻蝕去除介質(zhì)層的第二刻蝕工藝，所述干法刻蝕工藝的刻蝕氣體包括CF4或CHF3 ;由于CF4或CHF3對半導體襯底的材料也具有刻蝕速率，因此，在刻蝕去除介質(zhì)層時，所述第二刻蝕工藝對通孔的側壁也進行了刻蝕；而通孔具有較大的寬深比，因此第二刻蝕工藝對通孔側壁的刻蝕不均勻，當所述第二刻蝕工藝完成后，通孔的側壁變粗糙，導致半導體器件的可靠性和電學性能變差。
[0038]為此，本發(fā)明提供一種半導體器件的形成方法，在半導體襯底內(nèi)形成通孔，所述通孔暴露出介質(zhì)層的表面；形成覆蓋半導體襯底背面、通孔側壁和介質(zhì)層的絕緣層；采用各向異性刻蝕工藝，依次刻蝕去除位于通孔底部的絕緣層和介質(zhì)層，暴露出金屬襯墊層的表面。本發(fā)明在刻蝕去除所述介質(zhì)層時，通孔的側壁被絕緣層所保護，避免去除介質(zhì)層的工藝造成通孔側壁粗糙，從而改善通孔側壁的粗糙度，防止半導體器件發(fā)生漏電問題，提高半導體器件的可靠性。
[0039]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。
[0040]圖2至圖11為本發(fā)明另一實施例半導體器件形成過程的剖面結構示意圖。
[0041]請參考圖2，提供半導體襯底100，所述半導體襯底100具有器件面101和與所述器件面101相對的背面102，所述半導體襯底100內(nèi)具有介質(zhì)層103和金屬襯墊層104，其中，所述金屬襯墊層104的一面與器件面101齊平，與所述器件面101齊平的一面相對的金屬襯墊層104的另一面表面具有介質(zhì)層103。
[0042]所述半導體襯底100的材料為硅、鍺、鍺化硅或砷化鎵。本實施例中，所述半導體襯底100的材料為娃,后續(xù)在半導體襯底100內(nèi)形成的通孔為娃通孔。
[0043]所述半導體襯底100的器件面101具有器件，所述器件未圖示。
[0044]所述介質(zhì)層103的材料為氧化硅、氮化硅或氮氧化硅，所述金屬襯墊層104的材料為鋁、鎢、銀、銅、鉬或它們的合金，所述金屬襯墊層104用于與后續(xù)在通孔中形成的金屬填充層相導通。
[0045]本實施例還提供基板105和位于基板105表面的粘結層106，所述半導體襯底100的器件面101通過粘結層106固定在基板105表面。所述基板105支撐半導體襯底100的器件面101，避免在進行后續(xù)工藝過程中半導體襯底100發(fā)生開裂或斷裂，提高半導體襯底100的機械特性。
[0046]所述基板105為玻璃基板、單晶娃基板或有機基板；所述粘結層106的材料為非永久性膠，在后續(xù)工藝中，可以通過加熱或化學試劑浸泡等方式去除。
[0047]請參考圖3，在所述半導體襯底背面102形成圖形化的掩膜層107。
[0048]所述圖形化的掩膜層107具有開口 108，所述開口 108的位置和寬度對應于后續(xù)形成的通孔的位置和寬度。
[0049]本實施例中，所述掩膜層107的材料為氮化硅。
[0050]作為一個實施例，所述掩膜層107的形成步驟包括:在所述半導體襯底100的背面102形成初始掩膜層；在所述初始掩膜層表面形成圖形化的光刻膠層；以所述光刻膠層為掩膜，刻蝕所述初始掩膜層，形成位于半導體襯底100背面102的圖形化的掩膜層107，所述掩膜層107具有開口 108 ;去除所述光刻膠層。
[0051]在本發(fā)明其他實施例中，所述掩膜層107可以為光刻膠層，也可以為抗反射涂層和光刻膠層的疊層結構。
[0052]請參考圖4，以所述圖形化的掩膜層107 (請參考圖3)為掩膜，沿所述半導體襯底100的背面102向器件面101方向，對所述半導體襯底100進行刻蝕，直至暴露出介質(zhì)層103的表面,在所述半導體襯底100內(nèi)形成通孔109。
[0053]本實施例中，所述半導體襯底100的材料為硅，所述通孔109為硅通孔。
[0054]采用各向異性刻蝕工藝形成所述通孔109。
[0055]本實施例中，采用交替進行的刻蝕步驟和聚合物沉積步驟，對所述半導體襯底100進行刻蝕。
[0056]所述聚合物沉積步驟在通孔109側壁形成聚合物層(鈍化層)，使得在刻蝕步驟中，刻蝕工藝對垂直方向的刻蝕速度遠遠大于對通孔109側壁的刻蝕速度，保護通孔109側壁不被刻蝕工藝損傷，從而改善通孔109側壁粗糙度。
[0057]作為一個實施例，所述刻蝕步驟采用的工藝為反應離子刻蝕，所述反應離子刻蝕的工藝參數(shù)為:刻蝕氣體包括S6F8、NF3或SF6中的一種或幾種，刻蝕氣體還包括O2，其中，S6F8, NF3或SF6的流量之和為200sccm至500sccm，O2流量為10sccm至200sccm，反應腔室壓強為200毫托至600毫托，射頻功率為1000瓦至2500瓦；所述聚合物沉積步驟的工藝參數(shù)為:反應氣體包括C4H8和02，C4H8的流量為300sccm至600sccm，O2流量為10sccm至200sccm,反應腔室壓強為300毫托至450毫托。
[0058]本實施例中，所述刻蝕步驟時間為5秒至15秒，所述刻蝕步驟時間大于聚合物沉積步驟時間的5倍，有利于縮短形成通孔109的工藝時間，減小半導體器件的生產(chǎn)周期。
[0059]所述刻蝕步驟和聚合物沉積步驟交替進行，直至形成的通