專利名稱：用于絕緣體上硅結構多米諾電路中雙極性消除的方法與裝置的制作方法
技術領域：
本發(fā)明涉及用于絕緣體上硅結構(SOI)多米諾(domino)電路中雙極性消除的方法與裝置。
相關技術描述絕緣體上硅結構(SOI)技術是一種目前用于提高數(shù)字邏輯電路性能的增強型硅技術。應用SOI技術設計者可提高數(shù)字邏輯集成電路的運行速度同時降低其總功率消耗。這些技術上的進步將導致開發(fā)以較小的功率操作的更復雜與更快的計算機集成電路。
互補金屬氧化物半導體(CMOS)復合多米諾邏輯(CDL)電路或稱多米諾電路已經(jīng)公知。CMOS多米諾電路提供一個例如NOR功能或NAND功能的邏輯功能，響應多個輸入信號提供一個邏輯輸出信號。許多多米諾電路包括一個被計時控制以預充電一個中間節(jié)點導致輸出達到一個預定的邏輯狀態(tài)的P溝道場效應晶體管。
如

圖1中表示，SOI半導體包括一薄層布置在例如二氧化硅(SiO2)或玻璃的絕緣體頂部上的硅，與一個建立在此結構頂部的MOS晶體管。在絕緣體層頂部建立MOS晶體管的主要優(yōu)點是減小晶體管的內部電容。這是通過在硅襯底與為使器件用作晶體管而要求的雜質之間布置絕緣體氧化層而實現(xiàn)的。減小晶體管內部電容可提高它的運行速度。應用SOI技術可制造更快的MOS晶體管從而得到用于更快的電子裝置的具有更高性能的半導體。
參看圖1與圖2，圖中示出SOI FET與寄生的雙極性器件。隨同SOIFET存在一個稱為雙極性放電的問題。把一個MOS晶體管布置在一個SOI層頂部上的固有缺點是MOS晶體管實際上布置成與一個雙極性結型晶體管并聯(lián)，如圖2中所示。如果MOS晶體管通過足夠的電流，寄生的雙極性晶體管將接通。這引起不希望有的稱為雙極性放電的效應從而降低MOS晶體管的性能。
通常，寄生的雙極性效應在常規(guī)的塊狀NMOS晶體管中不表現(xiàn)出來，因為雙極性晶體管的基極總是保持在地電位，從而保持雙極性晶體管處于關斷狀態(tài)。在SOI FET情況下，MOS FET器件本體(B)即雙極性晶體管的基極的電位是浮動的，且可通過當MOS FET的漏極(D)與源極(S)端都處于高電位時引入的結泄漏而充電至高電位。接著，如果源極(S)被拉至低電位，基極區(qū)(B)中的浮獲電荷有效地成為寄生基極電流。此寄生基極電流起動雙極性晶體管并在MOS FET的漏極端產(chǎn)生集電極電流。流入雙極性結型晶體管的這個集電極電流即雙極性放電是不希望有的，因為它引起在動態(tài)電路的漏節(jié)點上非預期的電荷損失。該雙極性放電降低MOS SOI FET器件的性能，并能導致動態(tài)電路的功能失效，引起邏輯電路輸出錯誤的值。
高速CMOS電路常采用一種利用預充電以提高晶體管柵極速度的多米諾電路技術，在每個時鐘周期內把各電路節(jié)點預充電至某一電平。使用SOI FETs的問題是寄生的雙極性晶體管會引起預充電各電路節(jié)點的雙極性放電。
因此存在消除預充電的SOI多米諾電路中寄生的雙極性晶體管效應或雙極性消除的需要。
發(fā)明概述本發(fā)明的主要目的是提供改進的絕緣體上硅結構(SOI)多米諾電路。另外的目的是提供基本上沒有負作用的并克服現(xiàn)有技術結構的許多缺點的SOI多米諾電路。
簡略地說，提供用于在絕緣體上硅結構(SOI)多米諾電路中雙極性消除的方法與裝置。用于在絕緣體上硅結構(SOI)多米諾電路中雙極性消除的裝置包括一個多米諾絕緣體上硅結構(SOI)場效應晶體管。一個輸入接至此多米諾絕緣體上硅結構(SOI)場效應晶體管。一個預放電裝置與所述多米諾絕緣體上硅結構(SOI)場效應晶體管連接。在多米諾電路的預充電方式期間起動此預放電裝置，使得SOI寄生雙極性晶體管不被接通。
根據(jù)本發(fā)明的特征，一個動態(tài)輸入電路把輸入接至多米諾絕緣體上硅結構(SOI)場效應晶體管。在預充電方式期間動態(tài)輸入電路的輸出為低電平。在求值方式(evaluate mode)期間動態(tài)輸入電路的輸出相當于輸入。動態(tài)輸入電路的輸出用于門控預放電裝置。
附圖簡述依據(jù)下面對表示在各附圖中的本發(fā)明的各優(yōu)選實施例的詳細描述，可最好地了解本發(fā)明及上述的與其它的目的與優(yōu)點，這些附圖中圖1是表示一個常規(guī)的絕緣體上硅結構(SOI)N溝道場效應晶體管(NFET)的剖視圖；圖2是表示包括一個雙極性結型晶體管的圖1中的常規(guī)的絕緣體上硅結構(SOI)N溝道場效應晶體管(NFET)的示意圖；圖3是表示優(yōu)選實施例的一個預放電動態(tài)門電路的示意圖；圖4是表示為優(yōu)選實施例的絕緣體上硅結構(SOI)多米諾電路中雙極性消除而提供的圖3的預放電動態(tài)門電路的示意圖；圖5是一個表示優(yōu)選實施例的動態(tài)緩沖電路的示意圖；圖6是一個表示為優(yōu)選實施例的絕緣體上硅結構結構(SOI)多米諾電路中雙極性消除而提供的圖5中的預放電動態(tài)緩沖電路的示意圖；與圖7是一個表示用于優(yōu)選實施例的絕緣體上硅結構(SOI)多米諾電路中雙極性消除的另一個動態(tài)邏輯電路的示意圖。
優(yōu)選實施例的詳細描述現(xiàn)在參看附圖，在圖3中，表示優(yōu)選實施例的一個總體由標記號300標記的預放電動態(tài)門電路。圖4表示用于優(yōu)選實施例的總體由標記號400標記的絕緣體上硅結構(SOI)多米諾電路中雙極性消除的預放電動態(tài)門電路300。
預放電動態(tài)門電路300包括一個N溝道場效應晶體管(NFET)302與一個P溝道場效應晶體管(PFET)304。一個低CLK信號關斷時鐘柵控的NFET302而接通PFET304。一個高電平的CLK信號接通NFET302而關斷PFET304。當CLK信號為低時，不管IN信號如何，預放電動態(tài)門電路300的OUT信號為LOW(低)。當CLK信號為高時，OUT等于IN信號。
圖4中，絕緣體上硅結構(SOI)多米諾電路包括分別連接在一個電源電壓VDD與一個預充電節(jié)點XPRE之間的一個受時鐘控制的預充電P溝道場效應晶體管(PFET)402與一個第二PFET404。一個反相器406連接在預充電節(jié)點XPRE與PFET404的柵極之間。PFET402的柵極接收一個時鐘信號CLK。PFET402、404的源極接至正電源干線VDD。這兩個PFET的漏極接至預充電節(jié)點XPRE。在預充電方式期間，預充電PFET402在低電平時鐘周期被接通以把預充電節(jié)點XPRE預充電至高電平或1值電平。在求值方式期間PFET402在高電平時鐘周期被關斷。多米諾電路包括連接在正電源干線VDD與地之間的PFET408與一個N溝道FET(NFET)410。預充電節(jié)點XPRE接至PFET408與NFET410的柵極。PFET408與NFET410各漏極與源極的連接經(jīng)由一根標記OUT的導線提供SOI多米諾電路的輸出。
多米諾電路包括多個串聯(lián)在預充電節(jié)點XPRE與受時鐘控制的NFET430的源節(jié)點NCLK之間的NFET412、414；416、418；420、422；424、426的層疊。預放電PFET432、434、436、438分別連接在地與各串聯(lián)的NFET412、414；416、418；420、422；424、426的源極與漏極的連接點即標記為X0、X1、X2與X3的節(jié)點之間。預放電PFET432、434、436與438由連接輸入A0、A1、A2與A3的各預放電動態(tài)門電路300的輸出所柵控。預放電PFET432、434、436和438的用途是消除SOI NFET中的雙極性放電問題。
根據(jù)本發(fā)明的特征，通過確保SOI雙極器件決不接通來消除雙極性寄生問題。優(yōu)選實施例的各電路保證此寄生晶體管的基極上決沒有足以能使它接通的電壓。利用預放電PFET432、434、436與438對地的放電特定擴散保證將不存在足夠的基極電壓。在CLK為低的預充電方式期間預放電PFET432、434、436與438接通。
在預充電狀態(tài)期間輸入CLK為低態(tài)有效，這時節(jié)點XPRE被充電至高電平。在預充電狀態(tài)期間，由預放電動態(tài)門電路300提供的所有輸入均為低電平。因此在預充電狀態(tài)期間PFET432、434、436與438有效地把節(jié)點X0、X1、X2與X3放電至一個高于地的P溝道門限電壓。結果，NFET412、416、420與424的體電壓不能達到高至足以觸發(fā)NFET412、416、420與424的相應的寄生雙極NPN晶體管。結果，保護節(jié)點XPRE免除非預定的放電。
參看圖5，表示優(yōu)選實施例的一個總體由標記號500標記的動態(tài)緩沖電路。圖6表示用于優(yōu)選實施例的絕緣體上硅結構(SOI)多米諾電路600中雙極性消除的動態(tài)緩沖電路500。預放電動態(tài)門電路300以十分相似于動態(tài)緩沖電路500的方法工作以解決相似的問題。圖6中把在SOI多米諾電路400中使用的相同標記號用于SOI多米諾電路600中相似或相同的元件。
動態(tài)電路500類似地處理來自一個非多米諾邏輯塊的且在多米諾電路預充電狀態(tài)期間可能為高電平的輸入情況。動態(tài)緩沖電路500布置成一個多米諾塊，其中有關的輸入進入新多米諾塊的求值組件504中的一個較下面的NFET器件502。由于動態(tài)緩沖電路500是一個多米諾電路，在預充電期間它的輸出將是低電平或處于下降電平。求值組件504包括連接在電源電壓VDD與地之間的同輸入柵控NFET502串聯(lián)在一起的受時鐘控制的PFET506加NFET508。一個預充電PFET510連接在預充電節(jié)點PRE之間。動態(tài)緩沖電路500包括連接在電源干線VDD與地之間的一個PFET512與一個N溝道FET(NFET)514。預充電節(jié)點PRE接至PFET512與NFET514的柵極。PFET512與NFET514的各漏極與源極的連接點提供動態(tài)緩沖電路500的輸出。
當CLK＝0時，動態(tài)緩沖電路500阻止IN信號通過，從而迫使OUT信號為低。然而。當CLK＝1時，OUT信號將等于IN信號。由于要把到達多米諾門的所有輸入信號處理成在預充電狀態(tài)期間當CLK＝0時不管其狀態(tài)如何，因此在此電路前面增加動態(tài)緩沖電路500是解決此問題的一個辦法。這時迫使所有輸入信號在預充電期間均為低電平，其在預充電狀態(tài)期間起動或接通放電器件PFET432、434、436與438。
圖7表示優(yōu)選實施例的一個總體由標記號700標記的替代的SOI多米諾電路。SOI多米諾電路700有較少的晶體管因而運行速度比SOI多米諾電路400與600稍快。此SOI多米諾電路包括一對連接在電源干線VDD與預充電節(jié)點YPRE之間的預充電PFET702與704。柵極接至預充電節(jié)點YPRE的一個PFET706與一個NFET708連接在VDD與地之間。它們在一根標記OUT的引線上提供SOI多米諾電路700的輸出。
圖7表示雙極性寄生的NFET710的源極與NFET712的漏極連接處的有關節(jié)點XC怎樣通過PFET714放電，從而消除雙極性寄生的威脅。在預充電期間PFET716將總是下拉項部的求值NFET710的柵極，以消除潛通路。NFET718是一個“通行門”它在預充電期間禁止但通過來自非多米諾邏輯的A0輸入，且只在時鐘的求值階段期間可以是高電平或低電平。NFET718最好是一個低域值FET，而由于此輸入不驅動一個求比值電路，因而通過的信號是否只達到VDD減去NFET718的域值電壓Vt是不要緊的。SOI多米諾電路700只使用3個FET714、716與718，且唯一的延遲是通過經(jīng)過通行門NFET718的A0。由FET714、716與718形成的輸入電路只是對預充電期間不保證是下降電平的預充電多米諾電路的輸入才需要。接至由NFET720、722、724與728形成的求值組件的輸入可以來自多米諾邏輯電路并在預充電狀態(tài)期間為低電平。
圖7中，使用A0作為優(yōu)選實施例的帶有雙極性消除輸入電路700的一個例子，但輸入A0、A1、A2的任一或全部都可使用此技術。應了解動態(tài)門300與動態(tài)緩沖電路500可帶有在預放電期間不保證是下降電平的輸入A0、A1、A2、A3的任一或全部。
應當了解可使用帶有一個加在它們的柵極上的反向時鐘的NFET來代替PFET714與716。事實上，如果把一個NFET用于PFET716以保證NFET718的柵極牢靠地保持在地電位而非地電位以上的域限值，則將產(chǎn)生一個更安全的設計。注意如果A0為低電平或下降電平，當CLK再次變高時，在求值期間它將被迅速地帶低至地電位。低域限PFET用于PFET716是一個慎重使用的器件，因低域限PFET716的域值將低于NFET718的正常域值。由于加在NFET718源極上的一個小電壓不會產(chǎn)生雙極性寄生問題，因此任一NFET或者PFET可用于PFET714。
應懂得本發(fā)明的原理適用于由PFET組成的多米諾邏輯電路。
已參照附圖中表示的本發(fā)明各實施例的細節(jié)而描述了本發(fā)明，這些細節(jié)并不意味著限制如附加的權利要求書中聲明的本發(fā)明的范圍。
權利要求
1.一種用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的方法包括步驟提供一個接至一個多米諾SOI場效應晶體管的放電器件；與在多米諾電路的預充電方式期間起動所述放電器件。
2.根據(jù)權利要求1的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的方法，其中在多米諾電路的預充電方式期間起動所述放電器件的步驟包括通過一個動態(tài)電路把一個輸入接至所述多米諾SOI場效應晶體管與利用所述動態(tài)電路的輸出以起動所述放電器件，所述動態(tài)電路在所述預充電方式期間提供一個低輸出。
3.根據(jù)權利要求2的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的方法，其中所述動態(tài)電路在求值方式期間提供一個相應于所述輸入的輸出。
4.根據(jù)權利要求3的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的方法，包括提供一個用作所述動態(tài)電路的動態(tài)門電路的步驟。
5.根據(jù)權利要求4的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的方法，包括提供由一對場效應晶體管組成的所述動態(tài)門電路的步驟，所述一對場效應晶體管的一個柵控場效應晶體管連接在所述輸入與所述多米諾SOI場效應晶體管之間。
6.根據(jù)權利要求5的用于絕緣于上硅(SOI)多米諾電路中雙極性消除的方法，包括提供所述一對場效應晶體管的另一個場效應晶體管用于放電所述柵控場效應晶體管的步驟。
7.根據(jù)權利要求3的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的方法，包括提供一個用作所述動態(tài)電路的動態(tài)緩沖電路的步驟。
8.根據(jù)權利要求7的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的方法，包括提供一個用作所述動態(tài)電路的動態(tài)緩沖電路的步驟，所述動態(tài)緩沖電路包括一個多米諾邏輯塊。
9.一種用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的裝置包括一個多米諾絕緣體上硅結構(SOI)場效應晶體管；一個接至所述多米諾絕緣體上硅結構(SOI)場效應晶體管的輸入；與一個接至所述多米諾絕緣體上硅結構(SOI)場效應晶體管的預放電器件；所述預放電器件在所述多米諾電路的預充電方式期間被起動。
10.根據(jù)權利要求9的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的裝置，其中所述預充電器件在所述多米諾電路的求值方式期間關斷。
11.根據(jù)權利要求9的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的裝置，包括一個用于起動所述預充電器件的動態(tài)電路。
12.根據(jù)權利要求11的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的裝置，其中所述動態(tài)電路包括一個動態(tài)門電路，所述動態(tài)門電路包括一個第一場效應晶體管，把所述輸入連接至所述多米諾絕緣體上硅結構(SOI)場效應晶體管。
13.根據(jù)權利要求12的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的裝置，其中所述動態(tài)門電路包括一個連接在所述第一場效應晶體管與地之間的第二場效應晶體管。
14.根據(jù)權利要求11的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的裝置，其中所述動態(tài)電路包括一個動態(tài)緩沖電路。
15.根據(jù)權利要求14的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的裝置，其中所述動態(tài)緩沖電路包括一個多米諾邏輯塊。
16.根據(jù)權利要求11的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的裝置，其中所述動態(tài)電路在所述預充電方式期間提供一個低輸出。
17.根據(jù)權利要求11的用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的裝置，其中所述動態(tài)電路在求值方式期間把所述輸入接至所述多米諾絕緣體上硅結構(SOI)場效應晶體管。
全文摘要
簡單地說,提供用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的方法與裝置。用于絕緣體上硅結構(SOI)多米諾電路中雙極性消除的裝置包括一個多米諾絕緣體上硅結構(SOI)場效應晶體管(402)。一個輸入接至此多米諾絕緣體上硅結構(SOI)場效應晶體管(402)。一個預放電器件連接所述多米諾絕緣體上硅結構(SOI)場效應晶體管(402)。預放電器件在多米諾電路的預充電方式期間起動,使SOI寄生雙極性晶體管不起動。一個動態(tài)輸入電路(300)把輸入接至多米諾絕緣體上硅結構(SOI)場效應晶體管(402)。在預充電方式期間動態(tài)輸入電路(300)的輸出為低電平。在求值方式期間動態(tài)輸入電路(300)的輸出相當于輸入。動態(tài)輸入電路(300)的輸出用于柵控預放電器件。
文檔編號H01L29/66GK1344436SQ99816482
公開日2002年4月10日 申請日期1999年8月27日 優(yōu)先權日1999年3月16日
發(fā)明者安德魯·D·達維斯, 薩爾瓦特·N·斯特里諾, 杰弗·V·特蘭, 羅伯特·R·威廉斯 申請人:國際商業(yè)機器公司