專利名稱：半導體集成電路器件及其制造方法
技術(shù)領域：
本發(fā)明涉及到半導體集成電路器件及其制造技術(shù)，確切地說是涉及到用來制作細微MISFET(金屬絕緣體半導體場效應晶體管)的器件隔離結(jié)構(gòu)以及可用于其制作工藝的技術(shù)。
背景技術(shù)：
隨著半導體芯片或元件的尺寸減小和集成度提高，引進了絕緣膜被埋置在硅襯底中確定的各個溝槽內(nèi)的淺溝槽隔離(SGI)，作為代替硅局部氧化(LOCOS)方法的一種器件隔離結(jié)構(gòu)。
上述的淺溝槽隔離由于下列原因而被認為比LOCOS方法更有利于確保閾值特性以及降低結(jié)漏電和背柵效應(a)能夠減小器件隔離間距，(b)容易控制器件隔離膜的厚度和設定場的反向電壓，以及(c)由于借助于在各個溝槽內(nèi)部的側(cè)壁和其底部分別注入雜質(zhì)而能夠?qū)⒎乐狗葱蛯臃指粲跀U散層與溝道區(qū)。
用來制作淺溝槽隔離的普通方法如下首先，對硅襯底進行熱氧化，從而在其表面上形成薄的氧化硅膜。然后，用CVD(化學氣相淀積)方法在其上淀積氮化硅膜。接著，以光刻膠膜作為掩模，用干法腐蝕方法清除位于器件隔離區(qū)中的各個氮化硅膜。然后，以留在各個有源區(qū)中的氮化硅膜作為掩模，用干法腐蝕方法在襯底中確定溝槽。
接著，利用CVD方法，在包括溝槽內(nèi)部的襯底上淀積厚的氧化硅膜。然后，對襯底進行熱處理，埋置在溝槽內(nèi)部的氧化硅膜從而被精巧地致密化。然后，利用諸如回腐蝕或化學機械拋光(CMP)之類的拋光工藝，清除氮化硅膜上的氧化硅膜，再清除不需要的氮化硅膜，從而完成淺溝槽隔離。例如在日本專利申請公開No.Hei02-260660、No.Hei04-303942、No.Hei08-97277等中，描述了淺溝槽隔離。

發(fā)明內(nèi)容
本發(fā)明人已經(jīng)發(fā)現(xiàn)，對制作在對應于各個有源區(qū)的襯底表面上的柵氧化膜進行的減薄(局部減薄)，可能在有源區(qū)周邊部分被局部地減薄，從而在上述器件隔離結(jié)構(gòu)中出現(xiàn)低柵電壓引起漏電流流動的現(xiàn)象(所謂MOS-IV彎折特性)。作為一種解決此問題的措施，本發(fā)明人討論了一種用來對有源區(qū)周邊部分進行倒圓(對其進行倒圓加工)的技術(shù)。
結(jié)果，本發(fā)明人已經(jīng)發(fā)現(xiàn)，用來在襯底中確定溝槽之后對各個有源區(qū)的周邊部分進行倒圓的這一技術(shù)(倒圓加工)存在一個問題，亦即，由于需要高溫熱氧化工藝，故制作在各個溝槽內(nèi)壁上的熱氧化膜可能由于倒圓加工時的熱氧化工藝而生長到有源區(qū)側(cè)，從而減小有源區(qū)的尺寸，因而可能成為各個MISFET提高集成度和減小尺寸的障礙。
亦即，當?shù)箞A加工是不充分的減薄(局部減薄)時，在用來形成柵氧化膜的氧化時，就出現(xiàn)柵氧化膜被稀疏地形成在各個指出的有源區(qū)的周邊部分處，以及由MOS-IV彎折特性造成的各個MISFET的閾值電壓變化的問題。作為其措施，必須充分地進行倒圓加工。然而，當對有源區(qū)周邊部分進行充分倒圓時，有源區(qū)(確切地說是各個MISFET的柵寬度的方向)變窄。因此，不能確保有源區(qū)的尺寸(確切地說是MISFET的柵寬度)，半導體元件的尺寸因而無法減小。此外，這可能成為對各個淺溝槽隔離的寬度進行小型化以及減小半導體元件的尺寸以便得到高的集成度的一個障礙。
本發(fā)明的目的是提供一種能夠預先壓縮MISFET尺寸的技術(shù)。
本發(fā)明的另一目的是提供一種能夠有助于減小各個淺溝槽隔離的寬度尺寸的技術(shù)。
從本說明書的描述和附圖中，本發(fā)明的上述和其它目的以及新穎特點將變得明顯。
以下簡要地對本申請所公開的典型的發(fā)明描述如下(1)根據(jù)本發(fā)明的半導體集成電路器件包含多個各具有其周邊被淺溝槽隔離環(huán)繞的島狀平面圖形的有源區(qū)，此有源區(qū)被排列在襯底的主表面上，以便沿第一方向具有預定的間距；以及制作在多個有源區(qū)中的半導體元件；且其中各個有源區(qū)沿第一方向延伸的寬度與相鄰有源區(qū)之間確定的間隔之和，構(gòu)成沿第一方向的最小間距，且各個有源區(qū)沿第一方向的寬度被設定為大于最小間距的一半。
(2)在根據(jù)項目1的半導體集成電路器件中，最小間距的一半，是根據(jù)光刻分辨率極限確定的最小加工尺寸。
(3)在根據(jù)項目1或2的半導體集成電路器件中，半導體元件分別被耦合到排列成具有預定間距的互連，且各個互連的寬度和相鄰互連之間的間隔，被分別設定為最小間距。
(4)根據(jù)本發(fā)明的半導體集成電路器件包含多個各具有其周邊被淺溝槽隔離環(huán)繞的島狀平面圖形的有源區(qū)，此有源區(qū)被排列在襯底的主表面上，以便沿第一方向具有預定的間距，以及制作在多個有源區(qū)中的半導體元件，且其中各個有源區(qū)沿第一方向延伸的寬度與相鄰有源區(qū)之間確定的間隔之和，被設定為二倍于根據(jù)光刻分辨率極限確定的最小加工尺寸，各個有源區(qū)的寬度大于或等于最小加工尺寸，而相鄰有源區(qū)之間確定的間隔小于或等于最小加工尺寸。
(5)在根據(jù)項目2、3或4的半導體集成電路器件中，半導體元件分別被耦合到排列成具有預定間距的互連，且各個互連的寬度和相鄰互連之間的間隔，被分別設定為根據(jù)光刻分辨率極限確定的最小加工尺寸。
(6)在根據(jù)項目3或5的半導體集成電路器件中，各個半導體元件構(gòu)成存儲器單元，且各個互連構(gòu)成連接到存儲器單元的字線或位線。
(7)在根據(jù)項目1-6中任何一個的半導體集成電路器件中，其周邊被淺溝槽隔離環(huán)繞的各個有源區(qū)的周邊部分，被成形為具有凸圓剖面的形狀。
(8)在根據(jù)項目1-7中任何一個的半導體集成電路器件中，制作在各個有源區(qū)中的襯底表面上的各個半導體元件的柵絕緣膜的厚度，在有源區(qū)的中央部分和周邊部分中是相等的。
(9)在根據(jù)項目1-8中任何一個的半導體集成電路器件中，制作在各個有源區(qū)中的各個半導體元件分別由MISFET組成，此MISFET是存儲器單元選擇MISFET，其中各個構(gòu)成DRAM中各個存儲器單元部分，且構(gòu)成DRAM中存儲器單元另一部分的電容性元件與存儲器單元選擇MISFET串聯(lián)連接。
(10)根據(jù)本發(fā)明的制造半導體集成電路器件方法，包含下列步驟在襯底主表面上制作氮化硅膜，使各個氮化硅膜沿第一方向延伸的寬度與相鄰氮化硅膜之間確定的沿第一方向延伸的間隔，構(gòu)成沿第一方向的最小間距，在各個氮化硅膜的側(cè)壁上形成側(cè)壁間隔，然后在襯底中確定與側(cè)壁間隔自對準的溝槽，清除側(cè)壁間隔，然后對襯底進行氧化，從而在襯底表面上實行倒圓加工，以及在包括溝槽內(nèi)部的襯底上制作絕緣膜，然后清除位于溝槽外面的絕緣膜，于是將絕緣膜埋置在溝槽中，從而確定淺溝槽隔離，用來確定各個有源區(qū)。
(11)根據(jù)本發(fā)明的制造半導體集成電路器件方法，包含下列步驟在襯底主表面上選擇性地制作氮化硅膜，在氮化硅膜的側(cè)壁上分別形成側(cè)壁間隔，然后與側(cè)壁間隔自對準地腐蝕襯底，從而在各個器件隔離區(qū)中的襯底中確定溝槽，清除側(cè)壁間隔，然后對襯底進行熱氧化，從而在襯底表面上各個有源區(qū)的周邊部分處實行倒圓加工，以及在包括溝槽內(nèi)部的襯底上制作絕緣膜，然后清除位于各個氮化硅膜上的絕緣膜，于是將絕緣膜埋置在溝槽中，從而確定淺溝槽隔離。
(12)根據(jù)本發(fā)明的制造半導體集成電路器件方法，包含下列步驟在襯底主表面上選擇性地制作氮化硅膜，在氮化硅膜的側(cè)壁上分別形成側(cè)壁間隔，然后與側(cè)壁間隔自對準地腐蝕襯底，從而在各個器件隔離區(qū)中的襯底中確定溝槽，清除側(cè)壁間隔，然后對襯底進行熱氧化，從而在襯底表面上各個有源區(qū)的周邊部分處實行倒圓加工，對各個氮化硅膜進行腐蝕，從而使各個氮化硅膜的周邊部分向有源區(qū)的中央側(cè)凹陷，以及在包括溝槽內(nèi)部的襯底上制作絕緣膜，然后清除位于各個氮化硅膜上的絕緣膜，于是將絕緣膜埋置在溝槽中，從而確定淺溝槽隔離，用來確定有源區(qū)。
(13)在根據(jù)項目12的制造半導體集成電路器件的方法中，使氮化硅膜的周邊部分向有源區(qū)的中央側(cè)凹陷的腐蝕，是各向同性腐蝕。
(14)根據(jù)項目10-13中任何一個的制造半導體集成電路器件的方法，還包括在絕緣膜被埋置在溝槽中之后，對襯底進行熱氧化，從而在各個有源區(qū)中的襯底表面上形成各個MISFET的柵絕緣膜，然后在柵絕緣膜上形成MISFET的各個柵電極的步驟。
(15)根據(jù)項目14的制造半導體集成電路器件的方法，還包括在柵絕緣膜制作步驟之前，在各個有源區(qū)中的襯底表面上形成氧化硅膜的步驟、通過此氧化硅膜在襯底中注入雜質(zhì)離子的步驟、對襯底進行熱處理以擴散這些雜質(zhì)離子從而在襯底中形成阱的步驟、以及腐蝕襯底表面從而清除氧化硅膜的步驟。
(16)在根據(jù)項目14的制造半導體集成電路器件的方法中，MISFET的柵電極延伸跨過有源區(qū)和淺溝槽隔離。
(17)在根據(jù)項目14的制造半導體集成電路器件的方法中，MISFET分別是存儲器單元選擇MISFET，其中的各個構(gòu)成DRAM中的各個存儲器單元部分。
(18)在根據(jù)項目10-17中任何一個的制造半導體集成電路器件的方法中，各個氮化硅膜具有細長的島狀平面圖形，且各個氮化硅膜沿第一方向的尺寸和彼此相鄰的氮化硅膜之間確定的沿第一方向的間隔，分別等于根據(jù)光刻分辨率極限確定的最小尺寸。
(19)在根據(jù)項目18的制造半導體集成電路器件的方法中，MISFET的柵電極，以相同的寬度和相同的間隔，沿與各個有源區(qū)的第一方向相交的第二方向直線延伸，且寬度和間隔分別等于根據(jù)光刻分辨率極限確定的最小尺寸。
(20)在根據(jù)項目10-19中任何一個的制造半導體集成電路器件的方法中，側(cè)壁間隔包含氧化硅膜。
(21)在根據(jù)項目10-20中任何一個的制造半導體集成電路器件的方法中，各個側(cè)壁間隔的厚度范圍為5-40nm。
(22)根據(jù)項目10-21中任何一個的制造半導體集成電路器件的方法，還包括在確定襯底中的溝槽的步驟之前，在氮化硅膜的側(cè)壁上形成側(cè)壁間隔，然后在包括側(cè)壁間隔下方區(qū)域的襯底表面附近注入雜質(zhì)離子的步驟。
(23)在根據(jù)項目10-22中任何一個的制造半導體集成電路器件的方法中，當襯底被與側(cè)壁間隔自對準地腐蝕以確定溝槽時，首先對襯底表面附近進行各向同性腐蝕，從而各向同性腐蝕側(cè)壁間隔下方區(qū)域中的襯底表面附近，然后對襯底進行各向異性腐蝕以確定溝槽。
(24)在根據(jù)項目10-23中任何一個的制造半導體集成電路器件的方法中，在清除側(cè)壁間隔之后，對側(cè)壁間隔下方區(qū)域中的襯底表面附近進行各向同性腐蝕，然后對襯底進行熱氧化，從而在襯底表面上各個有源區(qū)的周邊部分處實行倒圓加工。
(25)在根據(jù)項目10-24中任何一個的制造半導體集成電路器件的方法中，用來實行襯底表面上的倒圓加工的熱氧化，在各個部分執(zhí)行多次。
(26)在根據(jù)項目10-25中任何一個的制造半導體集成電路器件的方法中，在襯底表面倒圓加工之后，在溝槽中埋置絕緣膜的步驟之前，對溝槽的內(nèi)壁進行腐蝕，從而清除或減薄由倒圓加工中熱氧化形成在溝槽內(nèi)壁上的氧化硅膜。
(27)在根據(jù)項目10-26中任何一個的制造半導體集成電路器件的方法中，在溝槽中埋置絕緣膜之后，或在其進行中，對襯底進行熱處理，從而使絕緣膜致密。
(28)根據(jù)本發(fā)明的制造半導體集成電路器件方法，包含下列步驟(a)在襯底第一區(qū)域和第二區(qū)域的主表面上選擇性地制作氮化硅膜，(b)在留在襯底上的氮化硅膜的側(cè)壁上形成第一側(cè)壁間隔，(c)用第一光刻膠膜覆蓋襯底的第一區(qū)域，并腐蝕第二區(qū)域中的第一側(cè)壁間隔，從而在第二區(qū)域中形成比氮化硅膜側(cè)壁上第一側(cè)壁間隔更厚的第二側(cè)壁薄間隔，(d)清除第一光刻膠膜，然后與第一側(cè)壁間隔和第二側(cè)壁間隔自對準地腐蝕襯底，從而在襯底中確定溝槽，(e)清除第一側(cè)壁間隔和第二側(cè)壁間隔，然后對襯底進行熱氧化，從而在襯底表面上各個有源區(qū)的周邊部分處實行倒圓加工，以及(f)在包括溝槽內(nèi)部的襯底上制作絕緣膜，然后清除各個氮化硅膜上的絕緣膜，于是將絕緣膜埋置在溝槽中，從而形成淺溝槽隔離，用來確定有源區(qū)。
(29)根據(jù)項目28的制造半導體集成電路器件的方法，在步驟(f)之后，還包括下列步驟(g)清除氮化硅膜，并執(zhí)行腐蝕工藝，以降低對應于有源區(qū)的襯底表面與位于各個淺溝槽隔離中的絕緣膜的表面之間的臺階，(h)對襯底進行熱氧化，從而在有源區(qū)中的襯底表面上形成第一MISFET的第一柵氧化膜，(i)用第二光刻膠膜覆蓋襯底的第二區(qū)域，并腐蝕襯底第一區(qū)域的表面，從而清除第一區(qū)域中的第一柵氧化膜，以及(j)清除第二光刻膠膜，然后對襯底進行熱氧化，從而在襯底第一區(qū)域的表面上形成第二MISFET的第二柵氧化膜。


雖然本說明書以確切地指出并明確地對本發(fā)明的主要內(nèi)容提出權(quán)利要求的權(quán)利要求而結(jié)束，但相信，從結(jié)合附圖的下列描述中，能夠更好地理解本發(fā)明、本發(fā)明的目的和特點、及其進一步目的、特點和優(yōu)點，其中圖1是制造半導體集成電路器件的工藝過程中的襯底的局部平面圖，示出了本發(fā)明的一個實施方案；圖2是DRAM中的存儲器陣列的等效電路圖；圖3是沿圖1中的A-A’線的襯底局部剖面圖；圖4是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖5是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖6是襯底的局部平面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖7是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖8是襯底的局部平面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖9是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖10是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖11是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖12是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖13是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖14是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖15是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；
圖16是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖17是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖18是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖19是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖20是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖21(a)和21(b)分別是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖22是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖23是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖24是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖25是襯底的局部平面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖26是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖27是襯底的局部平面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖28是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖29是襯底的局部平面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖30是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖31是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖32是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖33是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖34是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖35是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案1的半導體集成電路器件的制造方法；圖36是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案2的半導體集成電路器件的制造方法；圖37是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案2的半導體集成電路器件的制造方法；圖38是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案2的半導體集成電路器件的制造方法；圖39是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案2的半導體集成電路器件的制造方法；圖40(a)和40(b)分別是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案3的半導體集成電路器件的制造方法；圖41(a)和41(b)分別是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案3的半導體集成電路器件的制造方法；圖42(a)和42(b)分別是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案3的半導體集成電路器件的制造方法；圖43(a)和43(b)分別是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案3的半導體集成電路器件的制造方法；圖44(a)和44(b)分別是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案3的半導體集成電路器件的制造方法；
圖45(a)和45(b)分別是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案3的半導體集成電路器件的制造方法；而圖46(a)和46(b)分別是襯底的局部剖面圖，示出了根據(jù)本發(fā)明實施方案3的半導體集成電路器件的制造方法。
具體實施例方式
以下參照附圖來描述本發(fā)明的優(yōu)選實施方案。順便說一下，在用來描述各個實施方案的所有附圖中，用相同的參考號來表示具有相同功能的元件，其各自的描述因而從略。
圖1是制造工藝過程中的襯底的局部平面圖，圖2是DRAM中的存儲器陣列的等效電路圖，而圖3左側(cè)是沿圖1中的A-A’線的襯底剖面圖，圖3右側(cè)是沿圖1中的B-B’線的襯底剖面圖。
其周邊分別被器件隔離溝槽即淺溝槽隔離2確定的有源區(qū)L，被制作在形成于由例如p型單晶硅組成的襯底1的主表面上的p型阱3上。如圖1所示，有源區(qū)L被分別制作成沿A-A’線方向延伸的細長的島狀平面圖形。還如圖3所示，各個有源區(qū)L中的或?qū)诟鱾€有源區(qū)L的襯底的表面(p型阱3)，其剖面形狀的中央部分平坦，而周邊(末端)分別成凸圓形狀。
共用源和漏之一(n型半導體區(qū)10)的兩個MISFET(存儲器單元選擇MISFETQs)，被分別制作在有源區(qū)L中。稍后要描述的各個存儲器單元選擇MISFETQs和信息存儲電容性元件C，被彼此串聯(lián)電連接，并構(gòu)成DRAM(動態(tài)隨機存取存儲器)的1位存儲器單元MC。如圖2所示，各個存儲器單元MC被電耦合到字線WL與位線BL的交點。
各個存儲器單元選擇MISFETQs主要由制作在對應于有源區(qū)L的襯底1(p型阱3)的表面上的柵氧化膜7、制作在柵氧化膜7上的柵電極8、以及制作在有源區(qū)L的襯底1(p型阱3)中的一對n型半導體區(qū)10和10(源和漏)組成。如稍后將要描述的那樣，n型半導體區(qū)10和10(源和漏)中的某一個被電連接到其相應的位線BL，而其另一個被電連接到各個信息存儲電容性元件C的一個電極(下電極33)。
各個存儲器單元選擇MISFETQs的柵電極8，與其相應的字線WL一起被集成制作。亦即，柵電極8被連接到其相應的字線WL。柵電極8(字線WL)以相同的寬度和間距即間隔，沿圖1的B-B’線，亦即有源區(qū)L的橫向，直線地延伸。其寬度(柵長度)(Lw)及其間距即間隔(Ls)，分別等于根據(jù)光刻分辨率極限確定的最小尺寸(例如，0.16μm＝Lw＝Ls)。
于是，對應于各個字線WL(柵電極8)的寬度(Lw)與相鄰字線WL(柵電極8)之間的間距即間隔(Ls)之和的各個布線間距，被設定為二倍于最小加工尺寸。這樣，由于能夠減小沿各個字線WL(柵電極8)延伸方向的布線間距(Lw＋Ls)，故各個存儲器單元能夠被小型化即減小尺寸，從而達到高的集成度。
用多晶金屬結(jié)構(gòu)來形成柵電極8(字線WL)，其中諸如WN(氮化鎢)和W(鎢)之類的勢壘金屬膜被層疊在用諸如P(磷)的n型雜質(zhì)摻雜的低阻多晶硅膜上。平面圖形與柵電極8(字線WL)相同的氮化硅膜9，被制作在各個柵電極8(字線WL)上。
如稍后要描述的那樣，位線BL沿其與字線WL(柵電極8)相交的方向，以相同的線寬和相同的間距即間隔被制作。線寬(Lw’)和間隔(Ls’)分別被定義為根據(jù)光刻分辨率極限確定的最小尺寸(例如0.16μm)(見圖29)。
如上所述，對應于各個位線BL的寬度(Lw’)與相鄰位線BL之間的間隔寬度(Ls’)之和的布線間距，被設定為二倍于最小加工尺寸。這樣，由于能夠減小沿各個位線BL延伸方向的布線間距(Lw’＋Ls’)，故各個存儲器單元能夠被小型化即減小尺寸，從而達到高的集成度。
環(huán)繞具有有源區(qū)L的襯底1(p型阱3)的各個淺溝槽隔離(器件隔離區(qū))2，被確定成使氧化硅膜6被埋置在確定于襯底1(p型阱3)中的深度各約為350nm的溝槽內(nèi)部。氧化硅膜6的表面被整平，其高度基本上等于對應于各個有源區(qū)L的襯底1(p型阱3)的表面。用來弛豫氧化硅膜6與襯底1(p型阱3)之間產(chǎn)生的應力的薄的氧化硅膜11，被制作在各個淺溝槽隔離2的內(nèi)壁與氧化硅膜6之間的界面處。順便說一下，各個有源區(qū)L的短邊的尺寸(a)，構(gòu)成各個存儲器單元選擇MISFETQs的柵寬度(a)。
下面利用圖4-35，按工藝順序來描述上述DRAM的制造方法。在這些圖中，圖4、5、7、9、11-20、22、24、26、28、以及30-35的左側(cè)部分，分別是沿各個有源區(qū)L的縱向(沿圖1的A-A’線的方向)的襯底1的剖面圖，而其右側(cè)部分分別是沿各個有源區(qū)L的橫向(沿圖1的B-B’線的方向)的襯底1的剖面圖。在平面圖(圖6、8、25、27、和29)中，僅僅分別示出了有源區(qū)的平面圖形、柵電極(字線)、位線、和連接孔(接觸孔和通道孔)，而略去了絕緣膜(氧化硅膜、氮化硅膜)和構(gòu)成栓塞的導電膜。
首先，在大約850℃下，對例如由電阻率約為1-10Ωcm的p型單晶硅組成的襯底1進行熱氧化。在襯底1的表面上形成厚度約為10nm的薄的氧化硅膜(第一氧化硅膜)13。然后，用CVD方法，在氧化硅膜13上淀積厚度約為120nm的氮化硅膜14。氮化硅膜14與襯底1之間的氧化硅膜13，被制作來弛豫襯底1與氮化硅膜14之間的界面處產(chǎn)生的應力，并防止位錯之類的缺陷由于應力而出現(xiàn)在襯底1的表面中。
接著，如圖5所示，以光刻膠膜(未示出)作為掩模，用干法腐蝕方法，選擇性地清除各個器件隔離區(qū)中的氮化硅膜14和位于其下的氧化硅膜13。此時，當在對應于各個器件隔離區(qū)的襯底1的表面上哪怕稍許遺留下氧化硅膜，也會導致出現(xiàn)外來物質(zhì)。因此，襯底1被過腐蝕，以便完全清除其表面上的氧化硅膜。對襯底1的過腐蝕量可以約為10-30nm。而且，襯底1的被過腐蝕的部分的末端最好被削尖而不垂直，因為這樣容易在后續(xù)的倒圓加工時變圓。
如圖5和6所示，留在襯底1上的各個氮化硅膜14，被制作成確定各個有源區(qū)L的細長的島狀平面圖形。其沿B-B’線延伸的短邊的尺寸(W)以及相鄰氮化硅膜14之間的間隔(S)，分別等于根據(jù)光刻分辨率極限確定的最小尺寸(例如，0.16μm＝W＝S)。其沿A-A’線延伸的各個氮化硅膜14的長邊的尺寸，等于5倍于短邊的尺寸(W)(例如，0.8μm)。
于是，在本發(fā)明中，由于在后續(xù)工藝中制作的各個位線BL的寬度Lw’以及相鄰位線BL之間的間隔Ls’，分別被設定為根據(jù)光刻分辨率極限確定的最小尺寸，故確定有源區(qū)L的各個氮化硅膜14的短邊的尺寸(W)以及相鄰氮化硅膜14之間的間隔(S)，被分別設定為這一最小尺寸。
接著，如圖7和8所示，對用CVD方法淀積在襯底1上的氧化硅膜進行各向異性腐蝕，從而形成其各個氮化硅膜14的相應側(cè)壁上的側(cè)壁間隔16。
上述各個側(cè)壁間隔16的膜厚(間隔長度)Lsi，被設定為5-40nm，10-20nm較好，大約15nm更好。在后續(xù)工藝中，當執(zhí)行熱氧化工藝，以便在間隔長度小于5nm的有源區(qū)L的周邊部分上執(zhí)行倒圓加工時，后工藝有源區(qū)L的短邊的尺寸可能變得小于根據(jù)光刻分辨率極限確定的最小尺寸(例如，0.16μm)。另一方面，當間隔長度Lsi超過40nm時，各個有源區(qū)L的周邊部分的倒圓量變得不足。而且由于后續(xù)工藝中具有器件隔離區(qū)的襯底1中確定的各個溝槽2a的形狀比(對應于各個溝槽的深度/寬度)變大，故待要埋置在溝槽2a中的氧化硅膜6的覆蓋率以及其表面的平坦性，導致不充分性。
接著，如圖9所示，在襯底1中注入雜質(zhì)離子，從而對用作后續(xù)工藝中的各個有源區(qū)L的周邊部分的區(qū)域中的襯底1的表面造成損傷。此時，由于用作各個有源區(qū)L的周邊部分的區(qū)域位于各個側(cè)壁間隔16下方，故相對于襯底1的主表面以對角線注入雜質(zhì)離子，以便損傷此區(qū)域中的襯底1。雖然雜質(zhì)離子的注入不是主要的工藝，但若襯底1的表面預先被損傷，使硅的共價鍵局部地被切斷，則當襯底被熱氧化時，容易使各個有源區(qū)L的周邊部分倒圓。當像Ge(鍺)或As(砷)這樣的大原子量元素被用作雜質(zhì)時，有可能僅僅損傷對應于各個有源區(qū)L的周邊部分的襯底1的表面。
接著，用例如SC-1溶液(氨溶液/過氧化氫溶液的混合液)和SC-2溶液(鹽酸/過氧化氫溶液的混合液)進行清洗，以清除留在襯底1表面上的外來物質(zhì)。而且，借助于用氫氟酸清洗而清除襯底1表面上的天然氧化膜。雖然這不是主要工藝，但在后續(xù)工藝中，執(zhí)行了時間比通常對襯底1表面的各向同性腐蝕更長的上述清洗的各個有源區(qū)L的周邊部分容易倒圓，從而在各個側(cè)壁間隔16下方的襯底1中產(chǎn)生凹進。
接著，如圖11所示，以氮化硅膜14和側(cè)壁間隔16作為掩模，用干法腐蝕方法，在對應于各個器件隔離區(qū)的襯底1中確定深度各約為350nm的溝槽2a。當用來腐蝕襯底1的氣體(例如CF4＋O2)的組分根據(jù)確定各個溝槽2a以及對溝槽2a的側(cè)壁形成大約80度斜角而被調(diào)整時，后續(xù)工藝中淀積的氧化硅膜6變得容易被埋置在溝槽2a中。但不用說，傾斜的角度受到各個溝槽的深度和寬度的限制。
接著，如圖12所示，采用濕法腐蝕方法，用氫氟酸清除氮化硅膜14側(cè)壁上的側(cè)壁間隔16。順便說一下，這不是主要工藝。但當在上述濕法腐蝕，且各個側(cè)壁間隔16下方的襯底1的表面被稍許倒圓之后，執(zhí)行使用SC-1溶液之類的濕法腐蝕時，各個有源區(qū)L的周邊部分在接下來的熱氧化工藝中變得容易倒圓。
于是，在本實施方案中，以氮化硅膜14和制作在其側(cè)壁上的側(cè)壁間隔16作為掩模，用干法腐蝕方法，在對應于器件隔離區(qū)的襯底1中確定溝槽2a。于是，各個有源區(qū)L的實際尺寸W’變得比確定有源區(qū)L的氮化硅膜14的尺寸W大，大出的尺寸相當于各個側(cè)壁間隔16的厚度(間隔長度)Lsi的二倍(W’＝W＋2Lsi＞W(wǎng))。另一方面，相鄰有源區(qū)L之間沿其橫向延伸的間隔(S’＝S－2Lsi＜S)相應地變窄。于是，當確定有源區(qū)L的各個氮化硅膜14的短邊的尺寸(W)以及相鄰氮化硅膜14之間的間隔，分別被設定為根據(jù)光刻分辨率極限確定的最小尺寸(W＝S＝最小尺寸)時，各個有源區(qū)L的短邊實際可得到的尺寸W’(＞W(wǎng))變得大于根據(jù)光刻分辨率極限確定的最小尺寸，而相鄰有源區(qū)L之間沿其橫向延伸的間隔(各個溝槽2a的尺寸)S’(＜S)變得小于最小尺寸。
接著，如圖13所示，在大約850-1000℃的溫度下，對襯底1進行熱氧化，從而在溝槽2a內(nèi)壁上形成厚度約為10nm的氧化硅膜11。氧化硅膜11被制作來恢復已經(jīng)在各個溝槽2a內(nèi)壁中產(chǎn)生的干法腐蝕的損傷，并弛豫后續(xù)工藝中埋置在各個溝槽2a內(nèi)的氧化硅膜6與襯底1(p型阱3)之間的界面處產(chǎn)生的應力。由于執(zhí)行了這一熱氧化工藝，故對應于各個有源區(qū)L的周邊部分的襯底1的表面經(jīng)受到倒圓處理，于是導致具有凸圓的剖面形狀。
如上所述，在溝槽2a被確定在具有器件隔離區(qū)的襯底1中時，各個有源區(qū)L的尺寸大于確定有源區(qū)L的各個氮化硅膜14的尺寸(大出的尺寸相當于各個側(cè)壁間隔16的厚度的二倍)。因此，比之氮化硅膜14的尺寸(W)，即使在各個溝槽2a的內(nèi)壁上形成厚度約為10nm的薄的氧化硅膜11，各個有源區(qū)L的尺寸(a)也不減小。如上所述，根據(jù)本實施方案，能夠?qū)Ω鱾€有源區(qū)L末端處的襯底1表面進行倒圓加工而不減小有源區(qū)L的尺寸。
順便說一下，用來對各個有源區(qū)L的周邊部分進行倒圓的上述熱氧化工藝，可以在各個部分執(zhí)行2次。由于此時在第一熱氧化工序中末端變圓到一定程度，故第二次熱氧化工序能夠容易地倒圓末端。
當氧化硅膜11的厚度變得過度厚時，在各個有源區(qū)L的周邊部分和各個溝槽2a的內(nèi)壁上產(chǎn)生應力，而且各個有源區(qū)L的尺寸減小，致使缺陷易于出現(xiàn)。于是，當在各個部分執(zhí)行2次熱氧化工序時，例如，在第一熱氧化工序中，末端可以被充分倒圓，而第二熱氧化工序可以被設定為輕微熱處理，其程度相當于改進各個有源區(qū)L的周邊部分和各個溝槽2a的內(nèi)壁的形狀。為了弛豫上述的應力，在清除側(cè)壁間隔16之后執(zhí)行熱氧化工序之前，可以在高溫和氫氣氛中對襯底1進行熱處理。而且，在執(zhí)行倒圓處理之后，可以用濕法腐蝕方法，用氫氟酸之類清除氧化硅膜11，或可以減薄氧化硅膜11的厚度。
接著，如圖14所示，用CVD方法，在包括各個溝槽2a內(nèi)部的襯底1上淀積氧化硅膜6。淀積在其上的氧化硅膜6的厚度(例如厚度約為450-500nm)，比各個溝槽2a的深度更厚，以便埋置在各個溝槽2a內(nèi)，不留任何空間。用具有良好臺階覆蓋率的薄膜生長或淀積方法來淀積氧化硅膜6，如利用CVD方法，用例如氧和四乙氧基硅烷((C2H5)4Si)生長的氧化硅膜的情況。順便說一下，在淀積氧化硅膜6的工序之前，可以用CVD方法，將氮化硅膜(未示出)薄薄地淀積在各個溝槽2a的內(nèi)壁上。這一氮化硅膜具有防止各個溝槽2a的內(nèi)壁上的薄的氧化硅膜11在使埋置在各個溝槽2a中的氧化硅膜6致密化時在有源區(qū)L側(cè)生長得厚的功能。
接著，借助于在大約1000-1150℃的溫度下對襯底1進行熱氧化而執(zhí)行致密化，用來改進氧化硅膜6的質(zhì)量。然后，如圖15所示，用化學機械拋光(CMP)方法，對提供在各個溝槽2a上的氧化硅膜6進行拋光，從而整平其表面。這一拋光執(zhí)行時，用覆蓋對應于各個有源區(qū)L的襯底1的氮化硅膜14作為停止層。輕微過拋光到各個氮化硅膜14的表面被暴露而位于各個氮化硅膜14上的氧化硅膜6不留下的程度所用的時間，被確定為終點。
當氧化硅膜6被整平時，以各個光刻膠膜作為掩模，首先清除位于各個氮化硅膜14上的氧化硅膜6。接著，光刻膠膜被清除，然后可以用CMP方法拋光留在各個溝槽2a上的氧化硅膜6。而且，在整平氧化硅膜6之后，可以執(zhí)行氧化硅膜6的致密化。此時，由于其致密化是在氧化硅膜6的厚度薄的情況下進行的，故比之其拋光之前致密化厚的氧化硅膜6的情況，能夠降低熱處理條件。利用至此的各個工序，就基本上完成了各個溝槽2a中埋置有氧化硅膜6的各個淺溝槽隔離2。
接著，利用濕法腐蝕方法，用熱磷酸清除覆蓋對應于各個有源區(qū)L的襯底1的各個氮化硅膜14，從而暴露位于其下方的各個氧化硅膜13。當這一腐蝕完成時，高度等于氮化硅膜14的厚度的臺階出現(xiàn)在氧化硅膜13的表面與埋置在各個淺溝槽隔離2中的氧化硅膜6的表面之間。
接著，如圖17所示，當位于對應于各個有源區(qū)L的襯底1的表面上的氧化硅膜13被氫氟酸濕法腐蝕時，對應于各個有源區(qū)L的襯底1的表面被暴露，且位于各個淺溝槽隔離2中的氧化硅膜6的表面同時被腐蝕，致使臺階被降低。
當上述的濕法腐蝕完成時，位于淺溝槽隔離2中的各個氧化硅膜6的末端，亦即位于鄰接氮化硅膜14的區(qū)域中的各個氧化硅膜6的側(cè)面和上表面，也遭遇到腐蝕劑。因此，比之遠離有源區(qū)L的各個部分，其腐蝕量增加。但由于各個有源區(qū)L的尺寸大于本實施方案中的氮化硅膜14的尺寸，故在氮化硅膜14已經(jīng)被清除時，各個氧化硅膜6的末端位于有源區(qū)L側(cè)上而不是各個淺溝槽隔離2的末端上。因此，即使各個氧化硅膜6的末端的腐蝕量增加，各個淺溝槽隔離2的末端處的氧化硅膜6也不明顯地凹陷。
接著，如圖18所示，在大約850℃下對襯底1進行熱氧化，從而在對應于各個有源區(qū)L的襯底1的表面上形成厚度約為10nm的薄的氧化硅膜17。氧化硅膜17被制作來緩解損傷對襯底1的影響及其由雜質(zhì)離子注入造成的沾污，這一制作在下面的工序中進行。
接著，如圖19所示，通過氧化硅膜17，在襯底1中離子注入p型雜質(zhì)(硼)和n型雜質(zhì)(例如磷)，以便形成阱(p型阱3和n型阱4)。為了形成其中制作各個存儲器單元選擇MISFETQs的溝道的p型半導體區(qū)(未示出)，p型雜質(zhì)(硼)通過上述的各個氧化硅膜17被離子注入到襯底1中。用來形成阱(p型阱3和n型阱4)的雜質(zhì)離子，以高的能量被注入到襯底1的深的區(qū)域中，而用來形成各個溝道的雜質(zhì)離子，以低的能量被注入到襯底1的淺的區(qū)域中。
接著，如圖20所示，在大約950℃下對襯底1進行熱處理，以便使這些雜質(zhì)擴散，從而形成p型阱3和n型阱4。位于p型阱3下方的n型阱4，被制作來防止噪聲通過襯底1從未示出的輸入/輸出電路等進入到p型阱3中。
接著，利用濕法腐蝕方法，用氫氟酸清除提供在襯底1的表面上的氧化硅膜17，然后在大約800-850℃的溫度下對襯底1進行熱氧化，從而在其表面上形成厚度約為7nm的清潔的柵氧化膜7。由于對應于各個有源區(qū)L的周邊部分的襯底1的表面配備有上述的凸圓，故柵氧化膜7的厚度在各個有源區(qū)L的中央部分和周邊部分處變得基本上相等。
柵氧化膜7可以由部分包含氮化硅的氮氧化硅膜組成。由于氮氧化硅膜比之氧化硅膜具有高的限制或控制薄膜中界面態(tài)出現(xiàn)以及降低電子陷阱的作用，故能夠改善柵氧化膜7的熱載流子電阻。為了制作氮氧化硅膜，可以在例如像NO或NO2這樣的含氮氣的氣氛中對襯底1進行熱氧化。
由于以這種方式提供了各個有源區(qū)L的倒圓的周邊部分，故防止了在各個有源區(qū)L的周邊部分處出現(xiàn)各個柵氧化膜7的厚度的減薄缺陷，并防止了基于柵電壓的電場集中到各個有源區(qū)L的周邊部分上。于是有可能防止出現(xiàn)漏電流由于低的柵電壓而流動的MOS-IV彎折特性(即峰值特性)以及各個柵氧化膜7的耐壓下降，從而改善了各個存儲器單元選擇MISFETQs的特性。而且，由于防止了在各個有源區(qū)L的周邊部分處出現(xiàn)漏電流，故各個存儲器單元的刷新特性得到了改善。而且，防止了出現(xiàn)由減薄和MOS-IV彎折特性造成的各個MISFET的閾值電壓的變化。
圖21(a)是當已經(jīng)制作了柵氧化膜7時，襯底1的沿B-B’線延伸方向的剖面圖。如圖所示，在至此所完成的工藝中，各個有源區(qū)L的短邊尺寸(a)變得大于或等于氮化硅膜14的短邊尺寸(W)(a≥W)。而且，相鄰有源區(qū)L之間沿短邊方向的間距即間隔(各個淺溝槽隔離2的尺寸)(b)，變得小于或等于相鄰氮化硅膜14之間的間隔(S)(b≤S)。亦即，當各個氮化硅膜14的短邊尺寸(W)和相鄰氮化硅膜14之間確定的間隔(S)分別被設定為根據(jù)光刻分辨率極限確定的最小尺寸(例如0.16μm)時，各個有源區(qū)L的短邊尺寸(a)達到大于或等于最小尺寸。
另一方面，當借助于僅僅用各個氮化硅膜14作為掩模而不在用來確定各個有源區(qū)的氮化硅膜14的各個圖形的相應的側(cè)壁上形成側(cè)壁間隔16的干法腐蝕來確定各個淺溝槽隔離，然后用對應于圖13的倒圓加工來倒圓各個有源區(qū)的周邊部分時，各個有源區(qū)的周邊部分根據(jù)這一倒圓工藝被充分地倒圓。因此，各個有源區(qū)L的短邊尺寸(a’)變得小于用來確定各個有源區(qū)L的尺寸的各個氮化硅膜14的短邊尺寸(W)(a’＜W)，而且，相鄰有源區(qū)L之間沿短邊方向延伸的間距即間隔(對應于淺溝槽隔離2的尺寸)(b’)，變得大于氮化硅膜14之間確定的間隔(S)(b’＞S)。亦即，由于此時有源區(qū)L不能確保根據(jù)光刻分辨率極限確定的最小尺寸，故無法制作存儲器單元。
于是，即使都被用來確定有源區(qū)的氮化硅膜14的圖形的寬度(W’)和氮化硅膜14的圖形之間的間隔(S’)分別被設定為用于存儲器單元高密度集成的根據(jù)光刻分辨率極限確定的最小加工尺寸，用作各個MISFETQs的柵寬度的有源區(qū)L的短邊尺寸(a)也達到最小加工尺寸或更大。因此，能夠減小MISFETQs的尺寸。于是，沿位線BL方向的布線間距(Lw’＋Ls’)被設定為二倍于最小加工尺寸，以達到高密度集成，且能夠確保有源區(qū)L的尺寸(a)，從而能夠減小MISFETQs的尺寸。
接著，如圖22所示，在其對應的柵氧化膜7上制作柵電極8(字線WL)。借助于例如用CVD方法，在其對應的柵氧化膜7上淀積用磷(P)摻雜的低阻多晶硅膜，然后用濺射方法在低阻多晶硅膜上淀積WN膜和W膜，進一步用CVD方法在這些膜上淀積氮化硅膜9，然后以光刻膠膜作為掩模，用干法腐蝕方法對這些膜進行圖形化，來制作柵電極8(字線WL)。各個柵電極8(字線WL)被制作成其線寬(柵長度)和其間的間隔分別被設定為根據(jù)光刻分辨率極限確定的最小尺寸(例如0.16μm)。
圖23是襯底1沿柵電極8(字線WL)延伸方向的剖面圖。如圖所示，字線WL延伸跨過有源區(qū)L的短邊和淺溝槽隔離2，并起分別制作在對應于有源區(qū)L的襯底1的表面上的柵氧化膜7的上部處的存儲器單元選擇MISFETQs的柵電極8的作用。由于如上所述在本實施方案中，埋置在各個淺溝槽隔離2中的氧化硅膜6的表面在有源區(qū)L的周邊部分附近向下凹陷不大，故柵氧化膜7的末端達不到其中用來形成溝道的雜質(zhì)濃度被降低了的淺溝槽隔離2的側(cè)壁。于是有可能防止存儲器單元選擇MISFETQs的閾值電壓發(fā)生變化。
接著，n型雜質(zhì)(磷或砷)被離子注入到p型阱3中，以形成n型半導體區(qū)10(源和漏)，從而完成圖1和3所示的存儲器單元選擇MISFETQs。
接著，如圖24所示，用CVD方法，在襯底1上淀積厚度約為50-100nm的氮化硅膜18，并用CVD方法，在氮化硅膜18上淀積厚度約為600nm的氧化硅膜20。然后，用CMP方法，對氧化硅膜20進行拋光，致使其表面得到整平。
接著，如圖25和26所示，以光刻膠膜(未示出)作為掩模，對位于存儲器單元選擇MISFETQs的源和漏(n型半導體區(qū)10)上的氧化硅膜20和氮化硅膜18進行干法腐蝕，以便在源和漏(n型半導體區(qū)10)之一上確定接觸孔21，并在其另一個上確定接觸孔22。然后，栓塞23被分別制作在這些接觸孔21和22內(nèi)部。用氮化硅膜18作為腐蝕掩模，以與柵電極8自對準的方式來確定接觸孔21和22。而且，借助于在包括接觸孔21和22內(nèi)部的氧化硅膜20上淀積用磷(P)之類的n型雜質(zhì)摻雜的低阻多晶硅膜，然后對多晶硅膜進行回腐蝕(或用CMP方法對其進行拋光)，從而僅僅將其留在接觸孔21和22內(nèi)部，來制作栓塞23。
接著，如圖27和28所示，用CVD方法，在氧化硅膜20上淀積厚度約為200nm的氧化硅膜24，然后以光刻膠膜(未示出)作為掩模進行干法腐蝕，從而分別在接觸孔21(栓塞23)上確定通道孔25。如圖24所示，通道孔25被制作成細長圖形，使其各個部分延伸在淺溝槽隔離2上。
接著，如圖29和30所示，栓塞26被分別制作在通道孔25內(nèi)部，然后在氧化硅膜24上制作位線BL。制作栓塞26的制作方法是借助于用濺射方法，在包括通道孔25內(nèi)部的氧化硅膜24上淀積Co膜(或Ti膜)，進一步用CVD方法，在其上淀積TiN膜和W膜，然后用CMP方法拋光位于氧化硅膜24上的W膜、TiN膜、和Co膜(或Ti膜)，從而僅僅在通道孔25內(nèi)留下這些膜。
而且，借助于用濺射方法，在氧化硅膜24上淀積厚度約為200nm的W膜，然后以光刻膠膜(未示出)作為掩模，對W膜進行干法腐蝕，來制作位線BL。位線BL被制作成以相同的寬度和相同的間距即間隔沿正交于柵電極8(字線WL)的方向(沿A-A’線的方向)直線延伸。各個位線BL的寬度Lw’以及相鄰位線BL之間確定的間隔Ls’，被分別確定為根據(jù)光刻分辨率極限確定的最小尺寸(例如0.16μm＝Lw’＝Ls’＝Lw＝Ls)。
接著，如圖31所示，用CVD方法，在各個位線BL上淀積厚度約為300nm的氧化硅膜27。然后，對氧化硅膜27和提供在其下方的氧化硅膜24進行干法腐蝕，從而分別形成接觸孔22(栓塞26)上的通道孔28。
為了防止下一個工序中制作在通道孔28內(nèi)部的栓塞29與位線BL短路，通道孔28的直徑被確定為小于根據(jù)光刻分辨率極限確定的最小尺寸。具有這種微小直徑的通道孔28，用例如下列方法來確定。
首先，在各個位線BL上淀積氧化硅膜27，然后在氧化硅膜27上淀積第一多晶硅膜(未示出)。接著，用光刻膠膜作為掩模，對多晶硅膜進行干法腐蝕，從而在接觸孔22(栓塞26)正上方的多晶硅膜中確定通道孔。各個通道孔的直徑將被確定為根據(jù)光刻分辨率極限確定的最小尺寸。
接著，在包括通道孔內(nèi)部的第一多晶硅膜上淀積第二多晶硅膜，然后進行各向異性腐蝕，從而使其僅僅留在通道孔的內(nèi)壁上，從而在通道孔的內(nèi)壁上形成側(cè)壁間隔。于是，各個通道孔的直徑變得小于根據(jù)光刻分辨率極限確定的最小尺寸。
接著，以第一多晶硅膜和側(cè)壁間隔作為掩模，用干法腐蝕方法，在氧化硅膜27的底部和位于其下方層中的氧化硅膜24中確定通道孔28。然后，用腐蝕方法清除不必要的第一多晶硅膜和側(cè)壁間隔。
接著，如圖32所示，在通道孔28內(nèi)部形成栓塞29，然后，用CVD方法，在其相應的氧化硅膜27上淀積厚度約為100nm的氮化硅膜30。接著，用CVD方法，在氮化硅膜30上淀積厚度約為1.3μm的厚的氧化硅膜31。借助于例如在包括通道孔28內(nèi)部的氧化硅膜27上淀積用諸如磷(P)的n型雜質(zhì)摻雜的低阻多晶硅膜，并對多晶硅膜進行回腐蝕，從而使其僅僅留在通道孔28內(nèi)部，來制作栓塞29。而且，氮化硅膜30在下一個工序中被用作對氧化硅膜31進行干法腐蝕時的腐蝕停止層。
接著，如圖33所示，以光刻膠膜(未示出)作為掩模，對氧化硅膜31進行干法腐蝕，然后，對位于氧化硅膜31下方層中的氮化硅膜30進行濕法腐蝕，從而確定通道孔28上的溝槽32。
接著，如圖34所示，用CVD方法，在包括溝槽32內(nèi)部的氧化硅膜31上淀積厚度約為50nm的用諸如磷(P)的n型雜質(zhì)摻雜的低阻多晶硅膜，然后用回腐蝕方法清除氧化硅膜31上的多晶硅膜，從而分別沿溝槽32的內(nèi)壁形成下電極33。
接著，如圖35所示，在下電極33上制作由例如氧化鉭膜組成的電容性絕緣膜34以及例如由TiN膜組成的上電極35。為了形成電容性絕緣膜34和上電極35，首先在包括溝槽32內(nèi)部的氧化硅膜31上淀積厚度約為20nm的薄的氧化鉭膜，然后用CVD方法和濺射方法，在氧化鉭膜上淀積TiN膜，從而將TiN膜埋置在溝槽32內(nèi)部而無任何空隙。然后，以光刻膠膜(未示出)作為掩模，用干法腐蝕方法對TiN膜和氧化鉭膜進行圖形化。于是形成各個信息存儲電容性元件C，它包含由多晶硅膜組成的下電極33、由氧化鉭膜組成的電容性絕緣膜34、以及由TiN膜組成的上電極35。根據(jù)至此的各個工序，完成了DRAM中的各個存儲器單元，它由存儲器單元選擇MISFETQs和與其串聯(lián)連接的信息存儲電容性元件C組成。
然后，在信息存儲電容性元件C上制作對應于二層左右的Al(鋁)布線即互連，并在Al互連上進一步制作表面保護膜。但其描述從略。
圖36是襯底1的剖面圖，示出了以氮化硅膜14和制作在其側(cè)壁上的側(cè)壁間隔16(在同一個圖中未示出)作為掩模，用干法腐蝕方法在對應于器件隔離區(qū)的襯底1中確定溝槽2a，再用濕法腐蝕方法清除側(cè)壁間隔16，然后對襯底1進行熱氧化，從而在溝槽2a內(nèi)壁上形成薄的氧化硅膜11，并對對應于各個有源區(qū)L的周邊部分的襯底1的表面進行倒圓加工的情況。至此所用的工序，與前述實施方案1所述的工序(見圖4-13)相同。
接著，如圖37所示，用干法腐蝕工藝等，對氮化硅膜14進行各向同性腐蝕。由于這一腐蝕，氮化硅膜14的尺寸被減小，且其周邊部分向各個有源區(qū)L的中央側(cè)凹陷。雖然氮化硅膜14的凹陷量被設定為例如大約20nm，但可以根據(jù)下列考慮來確定，即后續(xù)工藝中待要埋置在溝槽2a內(nèi)部的氧化硅膜6，在直到制作對應于各個有源區(qū)L的襯底1的表面上的柵氧化膜7的工藝中，被凹陷到襯底1側(cè)。
根據(jù)實施方案1所述的工藝(見圖14和15)，接著，用CVD方法，在包括溝槽2a內(nèi)部的襯底1上淀積氧化硅膜6，然后執(zhí)行致密化，以便改善氧化硅膜6的質(zhì)量。然后，用CMP方法，對位于溝槽2a上的氧化硅膜6進行拋光，以便整平其表面。根據(jù)至此所用的工藝，基本上完成了具有埋置在溝槽2a中的氧化硅膜6的淺溝槽隔離2。
接著，以相似于實施方案1的方式，利用濕法腐蝕方法，用熱磷酸清除覆蓋對應于各個有源區(qū)L的襯底1的氮化硅膜14，從而暴露位于其下方的氧化硅膜13。當這一腐蝕完成時，在氧化硅膜13的表面與埋置在淺溝槽隔離2中的氧化硅膜6的表面之間出現(xiàn)高度等于各個氮化硅膜14留下的厚度的臺階。但當位于對應于各個有源區(qū)L的襯底1表面上的氧化硅膜13被氫氟酸濕法腐蝕時，對應于有源區(qū)L的襯底1表面被暴露，同時，各個氧化硅膜6的表面被腐蝕，致使這一臺階被降低(見圖39)。
當執(zhí)行上述濕法腐蝕時，位于淺溝槽隔離2內(nèi)的各個氧化硅膜6的末端，亦即位于與氮化硅膜14接觸的區(qū)域中的氧化硅膜6的側(cè)面以及頂部表面，也遭遇到氫氟酸。因此，腐蝕量比遠離有源區(qū)L的各個部分增加。然而，由于氮化硅膜14的周邊向各個有源區(qū)L的中央側(cè)凹陷，且有源區(qū)L的周邊部分與氮化硅膜14的周邊部分之間的偏離量在本實施方案中被預先做得足夠大，故各個氧化硅膜6的末端在已經(jīng)清除氮化硅膜14時，位于更靠近有源區(qū)L中央得多而不是有源區(qū)L的周邊部分。因此，即使氧化硅膜6的末端被用來降低上述各個臺階的濕法腐蝕凹陷到淺溝槽隔離2側(cè)，在各個淺溝槽隔離2的末端處，氧化硅膜6也不明顯地向下凹陷。由于后續(xù)的工藝與前述實施方案1所用的完全相同，故其描述從略。
于是，根據(jù)本實施方案，由于有可能防止出現(xiàn)位于各個淺溝槽隔離2中的氧化硅膜6在有源區(qū)L附近向下凹陷的失誤，故能夠控制各個存儲器單元選擇MISFETQs的閾值電壓的變化。
根據(jù)本實施方案的制造方法，用來使氮化硅膜14的周邊部分向各個有源區(qū)L的中央側(cè)凹陷，從而增加有源區(qū)L的周邊部分與氮化硅膜14的周邊部分之間的偏離量，作為對抗MISFET的設計規(guī)則變得極為精細，且僅僅制作氮化硅膜14側(cè)壁上的側(cè)壁間隔16不能控制各個氧化硅膜6在淺溝槽隔離2末端處的凹陷的情況的措施，是特別有效的。
順便說一下，在執(zhí)行用來使各個有源區(qū)L的周邊部分處的襯底1的表面倒圓的熱氧化工藝之后，執(zhí)行上述各向同性腐蝕造成的氮化硅膜14的凹陷是可取的。由于在倒圓加工之前，亦即在氧化硅膜11被熱氧化工藝制作在各個溝槽2a的內(nèi)壁上之前，當執(zhí)行用來使氮化硅膜14凹陷的干法腐蝕時，對應于溝槽2a內(nèi)壁的襯底1的表面也被腐蝕到某種程度且各向同性地凹陷，故可以減小有源區(qū)L的尺寸。
下面描述一個實施方案，其中本發(fā)明被應用于用來制造其中DRAM和邏輯LSI被制作在同一個襯底上的LSI(以下稱為“DRAM-LOGIC混合LSI“)的工藝中。
邏輯LSI的高速工作需要形成盡可能薄的柵氧化膜。另一方面，就確保耐受電壓而言，在各個字線上的電位上升時要求高電壓的DRAM，其柵氧化膜的厚度不能如此薄。于是，當制造DRAM-LOGIC混合LSI時，就必須制作至少二種柵氧化膜厚度彼此不同的MISFET。
在用來在同一個襯底上制作二種厚度不同的柵氧化膜的工藝中，用來在襯底上制作薄柵氧化膜的區(qū)域以及用來在其上制作厚柵氧化膜的區(qū)域，在各個淺溝槽隔離中的氧化硅膜的凹陷量方面是彼此不同的。因此，就防止各個MISFET特性的變化而言，必須采取措施來使用來制作薄柵氧化膜的區(qū)域與用來制作厚柵氧化膜的區(qū)域之間的凹陷量均勻。
圖40是襯底1的剖面圖，其中根據(jù)實施方案1所述的工藝(見圖4-8)，氮化硅膜14被制作在具有氧化硅膜13插入其間的有源區(qū)L的襯底1上，然后，各由氧化硅膜組成的側(cè)壁間隔16A被制作在其側(cè)壁上。此處，圖40(a)示出了具有用來制作薄的柵氧化膜的邏輯區(qū)域(第一區(qū)域)的襯底1，而圖40(b)示出了具有用來制作厚的柵絕緣膜的DRAM區(qū)域(第二區(qū)域)的襯底1。至此所用的工藝在邏輯區(qū)域和DRAM區(qū)域中是完全相同的。
接著，如圖41所示，用光刻膠膜41覆蓋具有邏輯區(qū)域的襯底1，并對制作在DRAM區(qū)域中的氮化硅膜14的側(cè)壁上的側(cè)壁間隔16A進行腐蝕，從而減薄它們的膜厚(間隔長度)。于是，分別在邏輯區(qū)域和DRAM區(qū)域中形成間隔長度不同的二種側(cè)壁間隔16A和16B。
接著清除光刻膠膜41。然后，如圖42所示，以氮化硅膜14和側(cè)壁間隔16A作為掩模，用干法腐蝕方法，在具有邏輯區(qū)域的襯底1中確定溝槽2a，并以氮化硅膜14和側(cè)壁間隔16B作為掩模，用干法腐蝕方法，在具有DRAM區(qū)域的襯底1中確定溝槽2a。此時，由于制作在氮化硅膜14的側(cè)壁上的側(cè)壁間隔16A和16B的間隔長度彼此不同，故各個有源區(qū)L的周邊部分與氮化硅膜14的周邊部分之間的偏離量在邏輯區(qū)域與DRAM區(qū)域之間不同。亦即，從各個溝槽2a的側(cè)壁(對應于有源區(qū)L的周邊部分)到氮化硅膜14的周邊部分的距離，在其中制作厚度大的側(cè)壁間隔16A的邏輯區(qū)域中變得大。
接著，利用濕法腐蝕方法，用氫氟酸清除制作在氮化硅膜14的側(cè)壁上的側(cè)壁間隔16A和16B。然后，如圖43所示，對襯底1進行根據(jù)實施方案1所述的熱氧化，從而在溝槽2a的內(nèi)壁上形成薄的氧化硅膜11，并對各個有源區(qū)L的周邊部分處的襯底1的表面進行倒圓加工。然后，淀積在包括溝槽2a內(nèi)部的襯底1上的氧化硅膜6被致密化，并用CMP方法拋光位于溝槽2a上的氧化硅膜6，從而將其表面整平。根據(jù)至此的工藝，基本上完成了具有埋置在溝槽2a內(nèi)的氧化硅膜6的淺溝槽隔離2。
如上所述，邏輯區(qū)域中的有源區(qū)L的周邊部分與氮化硅膜14的周邊部分之間的距離(偏離量)大于DRAM區(qū)域中的距離。因此，位于各個淺溝槽隔離2中的氧化硅膜6的末端，在邏輯區(qū)域而不是DRAM區(qū)域的情況下，位于有源區(qū)L的中央側(cè)上。
接著，如圖44所示，根據(jù)實施方案1所述的工藝(見圖16-20)，執(zhí)行用濕法腐蝕方法對氮化硅膜14的清除、對氧化硅膜13的清除以及各個氧化硅膜17的制作、雜質(zhì)通過氧化硅膜7的離子注入以及用熱處理形成阱(p型阱3和n型阱4)、以及用濕法腐蝕方法清除氧化硅膜17。然后，在對應于邏輯區(qū)域和DRAM區(qū)域中的各個有源區(qū)L的襯底1的表面上，制作厚度約為6-7nm的清潔的柵氧化膜7。
當氧化硅膜13被濕法腐蝕時，各個氧化硅膜6的末端向淺溝槽隔離2側(cè)凹陷。由于氧化硅膜6的末端在邏輯區(qū)域而不是DRAM區(qū)域的情況下位于各個有源區(qū)L的中央側(cè)，故在邏輯區(qū)域的情況下，氧化硅膜6在淺溝槽隔離2的末端處的凹陷量被減小。
接著，如圖45所示，用光刻膠膜42覆蓋具有DRAM區(qū)域的襯底1，并利用濕法腐蝕方法，用氫氟酸選擇性地清除提供在具有邏輯區(qū)域的襯底1的表面上的柵氧化膜7，從而暴露襯底1的表面。當這一腐蝕完成時，邏輯區(qū)域中的埋置在淺溝槽隔離2中的各個氧化硅膜6的表面也同時被腐蝕，其末端從而向淺溝槽隔離2側(cè)凹陷。由于具有DRAM區(qū)域的襯底1此時被光刻膠膜42覆蓋，故制作在位于這一區(qū)域中的襯底1的表面上的柵氧化膜7和位于各個淺溝槽隔離2中的氧化硅膜6不被腐蝕。結(jié)果，在各個淺溝槽隔離2末端處的氧化硅膜6的凹陷量在邏輯區(qū)域和DRAM區(qū)域中變得基本上完全相同。
接著，如圖46所示，清除光刻膠膜42，然后對襯底1進行熱氧化，從而在具有邏輯區(qū)域的襯底1的表面上形成厚度約為4nm的薄的柵氧化膜7A。用熱氧化方法形成在具有DRAM區(qū)域的襯底1的表面上的柵氧化膜7，被進一步氧化，致使其生長成厚度約為8-9nm的厚的柵氧化膜7B。
于是，根據(jù)本實施方案，由于能夠使用來形成各個薄的柵氧化膜7A的邏輯區(qū)域以及用來形成各個厚的柵氧化膜7B的DRAM區(qū)域中各個淺溝槽隔離2末端處的氧化硅膜6的凹陷量均勻，故能夠減小制作在邏輯區(qū)域中的MISFET和制作在DRAM區(qū)域中的MISFET的特性的變化。
根據(jù)本實施方案，其中以氮化硅膜14以及形成在其側(cè)壁上的側(cè)壁間隔16A和16B作為掩模，用于法腐蝕方法，將溝槽2a確定在器件隔離區(qū)中的襯底1中，也能夠得到相似于實施方案1的效果。
雖然以上用各個實施方案已經(jīng)具體地描述了本發(fā)明人完成的本發(fā)明，但本發(fā)明不必局限于這些實施方案。不言而喻，能夠在本發(fā)明的范圍內(nèi)對其進行各種各樣的改變而不偏離其實質(zhì)。
雖然在本發(fā)明原則上被應用于DRAM的情況下已經(jīng)描述了各個實施方案，但本發(fā)明不局限于此。本發(fā)明能夠被廣泛地應用于各種LSI，其中精細的MISFET被制作在具有淺溝槽隔離的襯底上。
用本申請公開的典型發(fā)明得到的有利效果將簡要地描述如下根據(jù)本發(fā)明，能夠?qū)Ω鱾€有源區(qū)的周邊部分進行倒圓加工而不減小有源區(qū)的尺寸。從而使得有可能便于減小MISFET的尺寸。
根據(jù)本發(fā)明，由于有可能防止位于各個淺溝槽隔離中的氧化硅膜在各個有源區(qū)周邊部分附近凹陷的失效，故能夠改善尺寸減小了的MISFET的特性。
權(quán)利要求
1.一種半導體集成電路器件，它包含多個各具有其周邊被淺溝槽隔離環(huán)繞的島狀平面圖形的有源區(qū)，所述有源區(qū)置于襯底的主表面上，以便沿第一方向具有預定的間距；以及制作在所述多個有源區(qū)中的半導體元件；且其中所述各個有源區(qū)沿第一方向延伸的寬度與所述相鄰有源區(qū)之間確定的間隔之和，構(gòu)成沿第一方向的最小間距，且所述各個有源區(qū)沿第一方向的寬度被設定為大于最小間距的一半。
2.根據(jù)權(quán)利要求1的半導體集成電路器件，其中最小間距的一半是根據(jù)光刻分辨率極限確定的最小加工尺寸。
3.根據(jù)權(quán)利要求1或2的半導體集成電路器件，其中所述半導體元件分別被耦合到排列成具有預定間距的互連，且所述各個互連的寬度和所述相鄰互連之間的間隔，被分別設定為所述最小間距。
4.一種半導體集成電路器件，它包含多個各具有其周邊被淺溝槽隔離環(huán)繞的島狀平面圖形的有源區(qū)，所述有源區(qū)置于襯底的主表面上，以便沿第一方向具有預定的間距；以及制作在所述多個有源區(qū)中的半導體元件；且其中所述各個有源區(qū)沿第一方向延伸的寬度與所述相鄰有源區(qū)之間確定的間隔之和，被設定為二倍于根據(jù)光刻分辨率極限確定的最小加工尺寸，所述各有源區(qū)的寬度大于或等于最小加工尺寸，而所述相鄰有源區(qū)之間確定的間隔小于或等于最小加工尺寸。
5.根據(jù)權(quán)利要求2、3或4的半導體集成電路器件，其中所述半導體元件分別被耦合到排列成具有預定間距的互連，且所述各個互連的寬度和所述相鄰互連之間的間隔，被分別設定為根據(jù)光刻分辨率極限確定的最小加工尺寸。
6.根據(jù)權(quán)利要求3或5的半導體集成電路器件，其中所述各個半導體元件構(gòu)成存儲器單元，且所述各個互連構(gòu)成連接到所述存儲器單元的字線或位線。
7.根據(jù)權(quán)利要求1-6中任何一個的半導體集成電路器件，其中所述其周邊被所述淺溝槽隔離環(huán)繞的各個有源區(qū)的周邊部分，被成形為具有凸圓剖面的形狀。
8.根據(jù)權(quán)利要求1-7中任何一個的半導體集成電路器件，其中制作在所述各個有源區(qū)中的襯底表面上的所述各個半導體元件的柵絕緣膜的厚度，在所述有源區(qū)的中央部分和周邊部分中是相等的。
9.根據(jù)權(quán)利要求1-8中任何一個的半導體集成電路器件，其中制作在所述各個有源區(qū)中的所述各個半導體元件分別由MISFET組成，所述MISFET是存儲器單元選擇MISFET，其中的各個構(gòu)成DRAM中各個存儲器單元部分，且構(gòu)成DRAM中存儲器單元另一部分的電容性元件與所述存儲器單元選擇MISFET串聯(lián)連接。
10.一種制造半導體集成電路器件方法，它包含下列步驟在襯底主表面上制作氮化硅膜，使所述各個氮化硅膜沿第一方向延伸的寬度與所述相鄰氮化硅膜之間確定的沿第一方向延伸的間隔，構(gòu)成沿第一方向的最小間距；在所述各個氮化硅膜的側(cè)壁上形成側(cè)壁間隔，然后在襯底中確定與所述側(cè)壁間隔自對準的溝槽；清除所述側(cè)壁間隔，然后對襯底進行氧化，從而在襯底表面上實行倒圓加工；以及在包括所述溝槽內(nèi)部的襯底上制作絕緣膜，然后清除位于所述溝槽外面的絕緣膜，從而將絕緣膜埋置在所述溝槽中，從而確定淺溝槽隔離，用來確定各個有源區(qū)。
11.一種制造半導體集成電路器件方法，它包含下列步驟在襯底主表面上選擇性地制作氮化硅膜；在所述各個氮化硅膜的側(cè)壁上分別形成側(cè)壁間隔，然后與所述側(cè)壁間隔自對準地腐蝕襯底，從而在各個器件隔離區(qū)中的襯底中確定溝槽；清除所述側(cè)壁間隔，然后對襯底進行熱氧化，從而在襯底表面上各個有源區(qū)的周邊部分處實行倒圓加工；以及在包括所述溝槽內(nèi)部的襯底上制作絕緣膜，然后清除位于所述各個氮化硅膜上的絕緣膜，從而將絕緣膜埋置在所述溝槽中，從而確定淺溝槽隔離。
12.一種制造半導體集成電路器件方法，它包含下列步驟在襯底主表面上選擇性地制作氮化硅膜；在所述各個氮化硅膜的側(cè)壁上分別形成側(cè)壁間隔，然后與所述側(cè)壁間隔自對準地腐蝕襯底，從而在各個器件隔離區(qū)中的襯底中確定溝槽；清除所述側(cè)壁間隔，然后對襯底進行熱氧化，從而在襯底表面上各個有源區(qū)的周邊部分處實行倒圓加工；對所述各個氮化硅膜進行腐蝕，從而使所述各個氮化硅膜的周邊部分向所述各個有源區(qū)的中央側(cè)凹進；以及在包括所述溝槽內(nèi)部的襯底上制作絕緣膜，然后清除位于所述各個氮化硅膜上的絕緣膜，從而將絕緣膜埋置在所述溝槽中，從而確定淺溝槽隔離，用來確定有源區(qū)。
13.根據(jù)權(quán)利要求12的方法，其中使所述氮化硅膜的周邊部分向所述有源區(qū)的中央側(cè)凹進的腐蝕，是各向同性腐蝕。
14.根據(jù)權(quán)利要求10-13中任何一個的方法，還包含在絕緣膜被埋置在溝槽中之后，對襯底進行熱氧化，從而在所述各個有源區(qū)中的襯底表面上形成各個MISFET的柵絕緣膜，然后在所述柵絕緣膜上形成所述MISFET的各個柵電極的步驟。
15.根據(jù)權(quán)利要求14的方法，還包含在所述柵絕緣膜制作步驟之前，在所述各個有源區(qū)中的襯底表面上形成氧化硅膜的步驟、通過所述氧化硅膜在襯底中注入雜質(zhì)離子的步驟、對襯底進行熱處理以擴散所述雜質(zhì)離子從而在襯底中形成阱的步驟、以及腐蝕襯底表面從而清除所述氧化硅膜的步驟。
16.根據(jù)權(quán)利要求14的方法，其中所述MISFET的柵電極延伸跨過所述有源區(qū)和所述淺溝槽隔離。
17.根據(jù)權(quán)利要求14的方法，其中所述MISFET分別是存儲器單元選擇MISFET，其中的各個構(gòu)成DRAM中的各個存儲器單元部分。
18.根據(jù)權(quán)利要求10-17中任何一個的方法，其中所述各個氮化硅膜具有細長的島狀平面圖形，且所述各個氮化硅膜沿第一方向的尺寸和彼此相鄰的所述氮化硅膜之間確定的沿第一方向的間隔，分別等于根據(jù)光刻分辨率極限確定的最小尺寸。
19.根據(jù)權(quán)利要求18的方法，其中MISFET的柵電極，以相同的寬度和相同的間隔，沿與所述各個有源區(qū)的第一方向相交的第二方向直線延伸，且所述寬度和間隔分別等于根據(jù)光刻分辨率極限確定的最小尺寸。
20.根據(jù)權(quán)利要求10-19中任何一個的方法，其中所述側(cè)壁間隔包含氧化硅膜。
21.根據(jù)權(quán)利要求10-20中任何一個的方法，其中所述各個側(cè)壁間隔的厚度范圍為5-40nm。
22.根據(jù)權(quán)利要求10-21中任何一個的方法，還包括在確定襯底中溝槽的步驟之前，在所述氮化硅膜的側(cè)壁上形成側(cè)壁間隔，然后在包括所述側(cè)壁間隔下方區(qū)域的襯底表面附近注入雜質(zhì)離子的步驟。
23.根據(jù)權(quán)利要求10-22中任何一個的方法，其中當與所述側(cè)壁間隔自對準地腐蝕所述襯底以確定溝槽時，首先對襯底表面附近進行各向同性腐蝕，從而各向同性腐蝕所述側(cè)壁間隔下方區(qū)域中的襯底表面，然后對所述襯底進行各向異性腐蝕以確定溝槽。
24.根據(jù)權(quán)利要求10-23中任何一個的方法，其中在清除側(cè)壁間隔之后，對側(cè)壁間隔下方區(qū)域中的襯底表面附近進行各向同性腐蝕，然后對襯底進行熱氧化，從而在襯底表面上所述各個有源區(qū)的周邊部分處實行倒圓加工。
25.根據(jù)權(quán)利要求10-24中任何一個的方法，其中用來實行襯底表面上的倒圓加工的熱氧化，在各個部分執(zhí)行多次。
26.根據(jù)權(quán)利要求10-25中任何一個的方法，其中在襯底表面倒圓加工之后，在溝槽中埋置絕緣膜的步驟之前，對溝槽的內(nèi)壁進行腐蝕，從而清除或減薄由倒圓加工中熱氧化形成在溝槽內(nèi)壁上的氧化硅膜。
27.根據(jù)權(quán)利要求10-26中任何一個的方法，其中在溝槽中埋置絕緣膜之后，或在其進行中，對所述襯底進行熱處理，從而使絕緣膜致密化。
28.一種制造半導體集成電路器件方法，它包含下列步驟(a)在襯底第一區(qū)域和第二區(qū)域的主表面上選擇性地制作氮化硅膜；(b)在留在襯底上的氮化硅膜的側(cè)壁上形成第一側(cè)壁間隔；(c)用第一光刻膠膜覆蓋襯底的第一區(qū)域，并腐蝕第二區(qū)域中的第一側(cè)壁間隔，從而在第二區(qū)域中形成比氮化硅膜側(cè)壁上第一側(cè)壁間隔更厚的薄的第二側(cè)壁間隔；(d)清除第一光刻膠膜，然后與第一側(cè)壁間隔和第二側(cè)壁間隔自對準地腐蝕襯底，從而在襯底中確定溝槽；(e)清除第一側(cè)壁間隔和第二側(cè)壁間隔，然后對襯底進行熱氧化，從而在襯底表面上各個有源區(qū)的周邊部分處實行倒圓加工；以及(f)在包括溝槽內(nèi)部的襯底上制作絕緣膜，然后清除所述各個氮化硅膜上的絕緣膜，從而將絕緣膜埋置在溝槽中，從而形成淺溝槽隔離，用來確定各有源區(qū)。
29.根據(jù)權(quán)利要求28的方法，在所述步驟(f)之后，還包括下列步驟(g)清除氮化硅膜，并執(zhí)行腐蝕工藝以降低對應于有源區(qū)的襯底表面與位于所述各個淺溝槽隔離中的絕緣膜的表面之間的臺階；(h)對襯底進行熱氧化，從而在有源區(qū)中的襯底表面上形成第一MISFET的第一柵氧化膜；(i)用第二光刻膠膜覆蓋襯底的第二區(qū)域，并腐蝕襯底第一區(qū)域的表面，從而清除第一區(qū)域中的第一柵氧化膜；以及(j)清除第二光刻膠膜，然后對襯底進行熱氧化，從而在襯底的第一區(qū)域的表面上形成第二MISFET的第二柵氧化膜。
全文摘要
一種制造集成電路的方法,它包含下列步驟:以氮化硅(14)和側(cè)壁間隔(16)作為掩模,利用干法腐蝕方法,在襯底(1)的隔離區(qū)中制作溝槽(2a);從氮化硅(14)清除側(cè)壁間隔(16);以及借助于對襯底(1)進行熱氧化而處理有源區(qū)周邊的襯底(1)的表面,使其剖面具有圓度。
文檔編號H01L21/8242GK1338115SQ99816394
公開日2002年2月27日 申請日期1999年12月10日 優(yōu)先權(quán)日1999年3月3日
發(fā)明者鈴木范夫, 壹添宏之, 児島雅之, 岡本圭司, 堀部晉一, 渡部浩三, 吉田安子, 池田修二, 高松朗, 石塚典男, 荻島淳史, 下田真岐 申請人:株式會社日立制作所, 日立超大規(guī)模集成電路系統(tǒng)株式會社