本發(fā)明實(shí)施例提供一種半導(dǎo)體結(jié)構(gòu)。

背景技術(shù)：

半導(dǎo)體用于集成電路中以用于電子應(yīng)用，包含無線電、電視、移動(dòng)電話及個(gè)人計(jì)算裝置。一種類型的眾所周知的半導(dǎo)體裝置是半導(dǎo)體存儲(chǔ)裝置，例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dram)或快閃存儲(chǔ)器，所述dram及所述快閃存儲(chǔ)器兩者均使用電荷來存儲(chǔ)信息。

半導(dǎo)體存儲(chǔ)器裝置的較新發(fā)展涉及將半導(dǎo)體技術(shù)與磁性材料及裝置組合的自旋電子學(xué)。使用電子的自旋極化而非電子的電荷來指示狀態(tài)“1”或“0”。一種此類自旋電子裝置是自旋扭矩轉(zhuǎn)移(stt)磁性隧穿結(jié)(mtj)裝置。

mtj裝置包含自由層、隧穿層及釘扎層。自由層的磁化方向可通過經(jīng)由隧穿層施加電流而反向，此致使自由層內(nèi)的所注入極化電子對自由層的磁化施加所謂的自旋扭矩。釘扎層具有固定磁化方向。當(dāng)電流沿從自由層到釘扎層的方向流動(dòng)時(shí)，電子沿反向方向流動(dòng)(也就是說，從釘扎層到自由層)。在電子通過釘扎層、流動(dòng)穿過隧穿層且接著流動(dòng)到自由層中并在所述自由層中積累之后，所述電子極化為與釘扎層相同的磁化方向。最終，自由層的磁化平行于釘扎層的磁化，且mtj裝置將處于低電阻狀態(tài)。由電流引起的電子注入稱為主要注入。

當(dāng)施加從釘扎層流動(dòng)到自由層的電流時(shí)，電子沿從自由層到釘扎層的方向流動(dòng)。具有與釘扎層的磁化方向相同的極化的電子能夠流動(dòng)穿過隧穿層且流動(dòng)到釘扎層中。相反地，具有與釘扎層的磁化不同的極化的電子將由釘扎層反射(阻擋)且將在自由層中積累。最終，自由層的磁化反平行于釘扎層的磁化，且mtj裝置將處于高電阻狀態(tài)。由電流引起的相應(yīng)電子注入稱為次要注入。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明實(shí)施例提供一種半導(dǎo)體結(jié)構(gòu)，其包括：第n金屬層；擴(kuò)散勢壘層，其位于所述第n金屬層上方；第一電極材料沉積，其位于所述擴(kuò)散勢壘層上方；第二電極材料沉積，其位于所述第一電極材料沉積上方；磁性隧穿結(jié)mtj層，其位于所述第二電極材料沉積上方；頂部電極，其位于所述mtj層上方；及第(n+1)金屬層，其位于所述頂部電極上方；其中所述擴(kuò)散勢壘層及所述第一電極材料沉積與電介質(zhì)層橫向地接觸，所述第一電極材料沉積將所述擴(kuò)散勢壘層與所述第二電極材料沉積間隔開，且n為大于或等于1的整數(shù)。

附圖說明

依據(jù)與附圖一起閱讀的以下詳細(xì)描述來最佳地理解本揭露的方面。應(yīng)注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種構(gòu)件未按比例繪制。實(shí)際上，為論述清晰起見，可任意地增加或減小各種構(gòu)件的尺寸。

圖1到21是根據(jù)本揭露的一些實(shí)施例的在各種階段處制作的半導(dǎo)體結(jié)構(gòu)的剖面。

具體實(shí)施方式

以下揭露提供用于實(shí)施本揭露的不同構(gòu)件的許多不同實(shí)施例或?qū)嵗?。下文描述組件及布置的特定實(shí)例以簡化本揭露。當(dāng)然，這些僅為實(shí)例且并非打算為限制性的。舉例來說，在以下描述中第一構(gòu)件在第二構(gòu)件上方或所述第二構(gòu)件上形成可包含其中第一構(gòu)件與第二構(gòu)件直接接觸地形成的實(shí)施例且還可包含其中額外構(gòu)件可形成于第一構(gòu)件與第二構(gòu)件之間使得第一構(gòu)件與第二構(gòu)件征可不直接接觸的實(shí)施例。另外，本揭露可在各種實(shí)例中重復(fù)參考編號及/或字母。此重復(fù)是出于簡單及清晰目的且并非本質(zhì)上指示所論述的各種實(shí)施例及/或配置之間的關(guān)系。

此外，可在本文中為易于描述而使用空間相對術(shù)語(例如“下面”、“下方”、“下部”、“上面”、“上部”等等)來描述一個(gè)元件或構(gòu)件與另一元件或構(gòu)件的關(guān)系，如各圖中所圖解說明。所述空間相對術(shù)語打算囊括在使用或操作中的裝置的除圖中所描繪的定向之外的不同定向。設(shè)備可以其它方式定向(旋轉(zhuǎn)90度或以其它定向)且可因此同樣地理解本文中所使用的空間相對描述語。

盡管陳述本揭露的寬廣范圍的數(shù)值范圍及參數(shù)為近似值，但在特定實(shí)例中陳述的數(shù)值盡可能精確地報(bào)告。然而，任何數(shù)值固有地含有必然由相應(yīng)測試測量中存在的標(biāo)準(zhǔn)偏差所引起的特定誤差。此外，如本文中所使用，術(shù)語“約”通常意指在給定值或范圍的10％、5％、1％或0.5％內(nèi)。替代地，在由所屬領(lǐng)域的技術(shù)人員進(jìn)行考慮時(shí)，術(shù)語“約”意指在可接受平均值標(biāo)準(zhǔn)誤差內(nèi)。除了在操作/工作實(shí)例中之外，或除非另外明確規(guī)定，否則所有數(shù)值范圍、量、值及百分比(例如針對材料數(shù)量、持續(xù)時(shí)間、溫度、操作條件、量的比率及本文中所揭露的其類似物)應(yīng)被理解為在所有實(shí)例中均由術(shù)語“約”修飾。因此，除非指示相反情形，否則本揭露及所附權(quán)利要求書中所陳述的數(shù)值參數(shù)為可按需要而變化的近似值。最低限度地，每一數(shù)值參數(shù)應(yīng)至少鑒于所報(bào)告有效數(shù)字的數(shù)目且通過應(yīng)用普通舍入技術(shù)而解釋。范圍可在本文中表達(dá)為從一個(gè)端點(diǎn)到另一端點(diǎn)或介于兩個(gè)端點(diǎn)之間。本文中所揭露的所有范圍均包含端點(diǎn)，除非另外規(guī)定。

在cmos結(jié)構(gòu)中的嵌入式磁阻隨機(jī)存取存儲(chǔ)器(mram)單元已持續(xù)地發(fā)展。具有嵌入式mram單元的半導(dǎo)體電路包含mram單元區(qū)域及與mram單元區(qū)域分離的邏輯區(qū)域。舉例來說，mram單元區(qū)域可位于前述半導(dǎo)體電路的中心處而邏輯區(qū)域可位于半導(dǎo)體電路的外圍處。注意，先前陳述并不打算為限制性的。關(guān)于mram單元區(qū)域及邏輯區(qū)域的其它布置涵蓋于本揭露的預(yù)期范圍內(nèi)。

在mram單元區(qū)域中，晶體管結(jié)構(gòu)可放置于mram結(jié)構(gòu)下方。在一些實(shí)施例中，mram單元嵌入于在后段(beol)操作中制備的金屬層中。舉例來說，在一些實(shí)施例中，mram單元區(qū)域及邏輯區(qū)域中的晶體管結(jié)構(gòu)放置于在前段操作中制備的共同半導(dǎo)體襯底中且在前述兩個(gè)區(qū)域中為基本上相同的。mram單元可嵌入于金屬層的任何位置中(舉例來說，在平行于半導(dǎo)體襯底的表面而水平分布的鄰近金屬線層之間)。舉例來說，嵌入式mram可位于mram單元區(qū)域中的第4金屬線層與第5金屬線層之間。水平移位到邏輯區(qū)域，第4金屬線層通過第4金屬通路而連接到第5金屬線層。換句話說，將mram單元區(qū)域及邏輯區(qū)域考慮在內(nèi)，嵌入式mram占據(jù)第5金屬線層及第4金屬通路的至少一部分的厚度。本文中針對金屬線層所提供的數(shù)字并非限制性的。一般來說，所屬領(lǐng)域的技術(shù)人員可理解，mram位于第n金屬線層與第(n+1)金屬線層之間，其中n為大于或等于1的整數(shù)。

嵌入式mram包含由鐵磁性材料構(gòu)成的磁性隧穿結(jié)(mtj)。底部電極及頂部電極電耦合到mtj以用于訊號/偏置輸送。在先前所提供實(shí)例之后，底部電極進(jìn)一步連接到第n金屬線層，而頂部電極進(jìn)一步連接到第(n+1)金屬線層。

本揭露提供mtj的電極。在一些實(shí)施例中，所述電極為底部電極。底部電極為無縫的且具有將與mtj的底部表面接觸的基本平坦表面。換句話說，mtj與底部電極之間的界面為基本平坦的。另外，底部電極的頂部表面包含單個(gè)材料。當(dāng)觀看底部電極的剖面時(shí)，梯形形狀展示于底部電極通路(beva)的上部部分處，且兩個(gè)層放置于beva中。兩個(gè)層中的底部層形成beva的下部部分，且底部層不延伸到底部電極的頂部表面。兩個(gè)層中的上部層完全覆蓋底部層且形成beva的上部部分。請注意，雖然本揭露中所圖解說明的實(shí)施例涉及mram單元，但新穎beva結(jié)構(gòu)還可適用于其它類型ram單元，例如相變r(jià)am(pcram)及導(dǎo)電橋ram(cbram)。

圖1到21是根據(jù)本揭露的一些實(shí)施例的在各種階段處制作的mram單元區(qū)域結(jié)構(gòu)的剖面。在圖1中，提供預(yù)定mram單元區(qū)域100a。在一些實(shí)施例中，在半導(dǎo)體襯底(圖1中未展示)中預(yù)形成晶體管結(jié)構(gòu)。集成電路裝置可經(jīng)歷進(jìn)一步cmos或mos技術(shù)處理以形成此項(xiàng)技術(shù)中已知的各種構(gòu)件。舉例來說，還可形成一或多個(gè)接點(diǎn)插頭(例如硅化物區(qū)域)。接點(diǎn)構(gòu)件可耦合到源極及漏極。接點(diǎn)構(gòu)件包含硅化物材料，例如硅化鎳(nisi)、硅化鎳鉑(niptsi)、硅化鎳鉑鍺(niptgesi)、硅化鎳鍺(nigesi)、硅化鐿(ybsi)、硅化鉑(ptsi)、硅化銥(irsi)、硅化鉺(ersi)、硅化鈷(cosi)、其它適合導(dǎo)電材料及/或其組合。在一實(shí)例中，通過自對準(zhǔn)硅化物(salicide，self-alignedsilicide)工藝而形成接點(diǎn)構(gòu)件。

在晶體管結(jié)構(gòu)上方的電介質(zhì)層135中圖案化第n金屬線121'。在一些實(shí)施例中，第n金屬線121'可由電鍍操作形成，其中cu晶種層沉積于經(jīng)圖案化電介質(zhì)層135上方。在其它實(shí)施例中，第n金屬線121'可通過多種技術(shù)而形成，例如無電式電鍍、高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺鍍、物理氣相沉積(pvd)、化學(xué)氣相沉積(cvd)、低壓化學(xué)氣相沉積(lpcvd)、等離子體增強(qiáng)化學(xué)氣相沉積(pecvd)等等。執(zhí)行平面化操作以暴露第n金屬線121'的頂部表面及電介質(zhì)層135的頂部表面。

在圖2中，以包含第一碳化硅(sic)層141、正硅酸四乙酯(teos)/富硅氧化物(sro)層142及第二sic層143的堆疊層形式的電介質(zhì)層140在mram單元區(qū)域100a中毯覆沉積于第n金屬線121'的頂部表面及電介質(zhì)層135的頂部表面上方。電介質(zhì)層140可通過多種技術(shù)而形成，例如化學(xué)氣相沉積(cvd)、低壓cvd(lpcvd)、等離子體增強(qiáng)cvd(pecvd)、濺鍍及物理氣相沉積(pvd)、熱生長等等。

在圖3中，通過光刻工藝而在堆疊層上方圖案化光致抗蝕劑層(未展示)以暴露mtj結(jié)構(gòu)的底部電極區(qū)域。如圖3中所展示，通過適合干法蝕刻操作而在電介質(zhì)層140中形成底部電極通路(beva)孔131'。在一些實(shí)施例中，當(dāng)前操作中的干法蝕刻包含采用含氟氣體的反應(yīng)性離子蝕刻(rie)。在一些實(shí)施例中，當(dāng)前干法蝕刻操作可為常規(guī)cmos技術(shù)的用以在金屬結(jié)構(gòu)中形成通路溝槽的任何適合電介質(zhì)蝕刻。如圖3中可見，beva孔131'具有楔形結(jié)構(gòu)，其具有與電介質(zhì)層135的平面基底成約40度到約60度的楔角。以此方式，梯形形狀展示于beva孔131'的上部部分處。楔形結(jié)構(gòu)幫助松弛beva孔131'的臨界尺寸。楔形結(jié)構(gòu)有利于后續(xù)beva填充操作。

在圖4中，擴(kuò)散勢壘層161在mram單元區(qū)域100a中毯覆沉積于電介質(zhì)層140及beva孔131'上方。在一些實(shí)施例中，擴(kuò)散勢壘層161可由金屬氮化物材料(舉例來說，氮化鉭(tan))構(gòu)成。在一個(gè)實(shí)施例中，擴(kuò)散勢壘層161的形成包含物理氣相沉積(pvd)或其它適合技術(shù)。在一些實(shí)施例中，擴(kuò)散勢壘層161的厚度為beva孔131'的深度的約一半(舉例來說，在約200埃到約500埃的范圍內(nèi))。

隨后，將具有流動(dòng)性的材料(例如以液體或凝膠形式的材料)供應(yīng)到擴(kuò)散勢壘層161上以便形成具有流動(dòng)性的膜162(下文中簡單地稱為可流動(dòng)膜)，如圖5中所展示。所述膜還填充beva孔131'的延伸到勢壘層161中的剩余空白空間132'。接著，在約80攝氏度到約200攝氏度下執(zhí)行退火或烘焙操作以便使包含于在擴(kuò)散勢壘層161上形成的可流動(dòng)膜162中的溶劑的一部分或大部分蒸發(fā)。退火通常指定為預(yù)烘焙，且預(yù)烘焙的溫度可經(jīng)設(shè)定使得可流動(dòng)膜162的流動(dòng)性可在隨后執(zhí)行的轉(zhuǎn)移工藝中得以保持。具體來說，可根據(jù)用于供應(yīng)具有流動(dòng)性的材料的溶劑的特性(例如沸點(diǎn))來設(shè)定所述溫度，且可在一些情形中省略預(yù)烘焙。

舉例來說，可流動(dòng)膜162可為底部抗反射涂層(barc)、有機(jī)膜、無機(jī)膜、有機(jī)-無機(jī)膜(有機(jī)-無機(jī)混合膜)、通過用光輻照而固化的光固性樹脂膜、光敏樹脂膜(例如抗蝕劑膜)、其中具有大量孔隙(其具有大約1nm到10nm的直徑)的多孔膜等等。

用于形成可流動(dòng)膜162的方法可為旋涂方法、微觀噴涂方法、旋轉(zhuǎn)輥方法等等，取決于所采用方法而以不同方式調(diào)整可流動(dòng)膜162的厚度，且可通過選擇用于形成可流動(dòng)膜162的方法而調(diào)整膜厚度。

在圖6中，執(zhí)行可流動(dòng)膜主蝕刻操作以均勻且水平地蝕刻掉可流動(dòng)膜162直到暴露擴(kuò)散勢壘層161為止。用于可流動(dòng)膜主蝕刻操作中的蝕刻氣體包含一或多種氟碳?xì)怏w，例如cf4、c2f6、c2f8、c3f8、c4f10、c4f8、chf3等，其中較通常使用cf4或cf4/chf3組合?？闪鲃?dòng)膜主蝕刻操作中的蝕刻氣體可進(jìn)一步包含惰性氣體，例如氦、氬、氖、氙及氪，其中較通常使用氬。如圖6中可見，可流動(dòng)膜主蝕刻操作蝕刻掉可流動(dòng)膜162在擴(kuò)散勢壘層161的頂部上的全部或大部分，只有在beva孔131'的剩余空白空間132'中的可流動(dòng)膜除外。在一些實(shí)施例中，可流動(dòng)膜主蝕刻操作在預(yù)定時(shí)間周期之后終止。在一些實(shí)施例中，可流動(dòng)膜主蝕刻操作通過常規(guī)光學(xué)端點(diǎn)測量技術(shù)而終止。在此實(shí)施例中，剩余可流動(dòng)膜162被有意地留在剩余空白空間132'中且為用以移除擴(kuò)散勢壘層161的一部分的后續(xù)蝕刻操作提供硬掩模。

在圖7中，使用擴(kuò)散勢壘層蝕刻操作來移除擴(kuò)散勢壘層161的在剩余空白空間132'中所剩余的一部分。在此實(shí)施例中，采用選擇性蝕刻操作來以比剩余可流動(dòng)膜162快的速率移除擴(kuò)散勢壘層161。在一些實(shí)施例中，擴(kuò)散勢壘層161包含tan，且使用具有高tan蝕刻選擇性的等離子體蝕刻操作。在一些實(shí)施例中，可采用具有蝕刻選擇性的其它適合蝕刻操作(舉例來說，干法蝕刻操作)。蝕刻經(jīng)控制以在其中經(jīng)暴露擴(kuò)散勢壘層161的表面與在beva孔131'中被剩余可流動(dòng)膜162覆蓋的底部擴(kuò)散勢壘層161的水平面大約齊平的點(diǎn)處停止。在一些實(shí)施例中，擴(kuò)散勢壘層蝕刻操作在預(yù)定時(shí)間周期之后終止。

取決于擴(kuò)散勢壘層161及可流動(dòng)膜162的材料，使用適合蝕刻氣體及蝕刻條件來提供擴(kuò)散勢壘層161的比可流動(dòng)膜162的蝕刻速率快得多的充足蝕刻速率。如圖7中可見，當(dāng)擴(kuò)散勢壘層蝕刻操作完成時(shí)，仍剩余可流動(dòng)膜162的一部分。

在圖8中，采用選擇性蝕刻操作來移除剩余的可流動(dòng)膜162。在一些實(shí)施例中，在可流動(dòng)膜162包含barc的情況下，主要蝕刻氣體通過等離子體激發(fā)而產(chǎn)生用作主要蝕刻劑種類的自由基或離子。舉例來說，可將產(chǎn)生氧自由基的氧氣(o2)用作barc蝕刻中的主要蝕刻氣體。

在圖9中，第一電極材料沉積131a經(jīng)進(jìn)行以毯覆形成于擴(kuò)散勢壘層161及電介質(zhì)層140上方。在一些實(shí)施例中，第一電極材料沉積131a可用于底部電極中，如圖9中所圖解說明。在其它實(shí)施例中，可使用本文中的所揭露方法來獲得需要平坦表面的電極。第一經(jīng)沉積底部電極材料131a可通過多種技術(shù)而形成，例如高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺鍍、物理氣相沉積(pvd)、化學(xué)氣相沉積(cvd)、低壓化學(xué)氣相沉積(lpcvd)、等離子體增強(qiáng)化學(xué)氣相沉積(pecvd)等等。在一些實(shí)施例中，第一經(jīng)沉積底部電極材料131a由金屬氮化物(例如氮化鈦(tin))構(gòu)成。由于beva孔131'的楔形結(jié)構(gòu)及beva孔131'的底部中的擴(kuò)散勢壘層161的存在，因此松弛beva孔131'的剩余空白空間133'(展示于圖8中)的臨界尺寸(cd)。替代地陳述，與不具有楔形結(jié)構(gòu)且不具有放置于其底部處的厚擴(kuò)散勢壘層161的beva孔相比，beva孔131'的縱橫比減小。前述結(jié)構(gòu)有利于到剩余空白空間133'中的后續(xù)無縫沉積。

在圖10中，第一經(jīng)沉積底部電極材料131a接著經(jīng)平面化以與電介質(zhì)層140的頂部表面相齊。在此實(shí)施例中，當(dāng)平面化第一經(jīng)沉積底部電極材料131a時(shí)，也移除第二sic層143且電介質(zhì)層140的頂部表面展示sro層142。在一些實(shí)施例中，還移除sro層142的一部分。在此實(shí)施例中，平面化操作包含化學(xué)機(jī)械拋光(cmp)。在一些實(shí)施例中，當(dāng)?shù)谝唤?jīng)沉積底部電極材料131a剩余從約100埃到約300埃的厚度時(shí)，cmp終止。由于beva的頂部表面僅包含第一經(jīng)沉積底部電極材料131a，因此在本揭露中不存在對于不同材料的拋光速率的差異。在其中勢壘擴(kuò)散層161以襯層形式放置于beva孔131'的底部及側(cè)壁上方的常規(guī)beva中，則拋光速率在勢壘擴(kuò)散層161與底部電極材料之間可為不同的。因此，beva的不均勻頂部表面尤其在后續(xù)形態(tài)敏感mtj堆疊形成中再現(xiàn)各種問題。通過采用本文中所揭露的電極結(jié)構(gòu)，可避免由cmp拋光速率差異誘發(fā)的頂部表面的不均勻性。如圖10中所展示，擴(kuò)散勢壘層161及第一電極材料沉積131a與電介質(zhì)層140橫向地接觸。擴(kuò)散勢壘層161的頂部表面低于電介質(zhì)層140的頂部表面。在一些實(shí)施例中，第一電極材料沉積131a及擴(kuò)散勢壘層161由不同材料構(gòu)成，使得可在beva孔131'內(nèi)觀察到其間的界面(即，所述界面低于電介質(zhì)層140的頂部表面)。

在圖11中，第二底部電極材料沉積131b毯覆形成于第一經(jīng)沉積底部電極材料131a及電介質(zhì)層140上方。第二經(jīng)沉積底部電極材料131b可通過多種技術(shù)而形成，例如高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺鍍、物理氣相沉積(pvd)、化學(xué)氣相沉積(cvd)、低壓化學(xué)氣相沉積(lpcvd)、等離子體增強(qiáng)化學(xué)氣相沉積(pecvd)等等。第二經(jīng)沉積底部電極材料131b接著經(jīng)薄化到預(yù)定厚度t3，如圖12中所圖解說明。在一些實(shí)施例中，回蝕操作包含cmp。在一些實(shí)施例中，第二經(jīng)沉積底部電極材料131b由金屬氮化物(例如tin)構(gòu)成。

在圖13中，mtj135以多個(gè)材料堆疊形式沉積于底部電極131b上方。在一些實(shí)施例中，mtj135具有從約150埃到約250埃的厚度。mtj135可通過多種技術(shù)而形成，例如高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺鍍、物理氣相沉積(pvd)、化學(xué)氣相沉積(cvd)、低壓化學(xué)氣相沉積(lpcvd)、等離子體增強(qiáng)化學(xué)氣相沉積(pecvd)等等。在一些實(shí)施例中，mtj135可包含鐵磁性層、間隔件及封蓋層。封蓋層形成于鐵磁性層上。鐵磁性層中的每一者可包含鐵磁性材料，所述鐵磁性材料可為金屬或金屬合金(舉例來說，fe、co、ni、cofeb、feb、cofe、fept、fepd、copt、copd、coni、tbfeco、crni等等)。間隔件可包含非鐵磁性金屬(舉例來說，ag、au、cu、ta、w、mn、pt、pd、v、cr、nb、mo、tc、ru等等)。另一間隔件還可包含絕緣體(舉例來說，al2o3、mgo、tao、ruo等等)。封蓋層可包含非鐵磁性材料，所述非鐵磁性材料可為金屬或絕緣體(舉例來說，ag、au、cu、ta、w、mn、pt、pd、v、cr、nb、mo、tc、ru、ir、re、os、al2o3、mgo、tao、ruo等等)。封蓋層可減小其相關(guān)聯(lián)mram單元的寫入電流。鐵磁性層可用作自由層，所述自由層的磁極性或磁性定向可在其相關(guān)聯(lián)mram單元的寫入操作期間改變。鐵磁性層及間隔件可用作固定或釘扎層，所述固定或釘扎層的磁性定向可在其相關(guān)聯(lián)mram單元的操作期間不改變。根據(jù)其它實(shí)施例，預(yù)期mtj135可包含反鐵磁性層。在mtj135的形成之后，頂部電極層133沉積于mtj135上方。頂部電極層133可通過多種技術(shù)而形成，例如高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺鍍、物理氣相沉積(pvd)、化學(xué)氣相沉積(cvd)、低壓化學(xué)氣相沉積(lpcvd)、等離子體增強(qiáng)化學(xué)氣相沉積(pecvd)等等。在一些實(shí)施例中，頂部電極層133由tin構(gòu)成。

在圖14中，掩模層(未展示)形成于頂部電極133上方以用于隨后mtj結(jié)構(gòu)形成。掩模層可具有多層結(jié)構(gòu)，所述多層結(jié)構(gòu)可包含(舉例來說)氧化物層、高級圖案化膜(apf)層及氧化物層。氧化物層、apf層及氧化物層中的每一者可通過多種技術(shù)而形成，例如高密度離子化金屬等離子體(imp)沉積、高密度電感耦合等離子體(icp)沉積、濺鍍、物理氣相沉積(pvd)、化學(xué)氣相沉積(cvd)、低壓化學(xué)氣相沉積(lpcvd)、等離子體增強(qiáng)化學(xué)氣相沉積(pecvd)等等。在一些實(shí)施例中，掩模層經(jīng)配置以圖案化mtj135、頂部電極133及第二經(jīng)沉積底部電極131b。舉例來說，根據(jù)所要mtj直徑而確定掩蔽區(qū)域的寬度。在一些實(shí)施例中，mtj135及頂部電極133通過rie而形成為具有梯形形狀(從剖面觀看)。如圖14中所展示，第一電極材料沉積131a將擴(kuò)散勢壘層161與第二電極材料沉積131b間隔開。換句話說，擴(kuò)散勢壘層161與第二電極材料沉積131b不以任何形式接觸。

在圖15中，保護(hù)層127保形地形成于mtj135及頂部電極133上方。在一些實(shí)施例中，保護(hù)層127擁有從約50埃到約300埃的厚度。注意，mtj135的側(cè)壁及第二經(jīng)沉積底部電極131b的側(cè)壁由保護(hù)層127環(huán)繞以防止氧化或其它污染。隨后，電介質(zhì)層129(例如teos層)保形地沉積于保護(hù)層127上方。在一些實(shí)施例中，將根據(jù)電介質(zhì)層129的頂部表面相對于頂部電極133的頂部表面的水平面而確定電介質(zhì)層129的厚度。在圖16中，對電介質(zhì)層129執(zhí)行平面化操作，使得電介質(zhì)層129的頂部表面跨越mram單元區(qū)域100a為基本上平坦的。如圖16中所展示，在平面化操作之后，頂部電極133的頂部表面從電介質(zhì)層129暴露。注意，頂部電極133的頂部表面應(yīng)由tin構(gòu)成，無論所述頂部電極是單個(gè)材料層還是復(fù)合材料層。

在圖17中，形成電介質(zhì)層低介電系數(shù)層復(fù)合物180以覆蓋mram單元區(qū)域100a。在圖18中，執(zhí)行回蝕操作以用于隨后在mram單元區(qū)域100a中的溝槽形成。在圖19中，在經(jīng)平面化電介質(zhì)表面上方圖案化光致抗蝕劑(未展示)以形成金屬線及金屬通路的溝槽。舉例來說，在mram單元區(qū)域100a中，第(n+1)金屬線溝槽123a形成于mtj結(jié)構(gòu)130上方，從而暴露mtj結(jié)構(gòu)130的頂部電極133的頂部表面。如果頂部電極133由具有高氧化速率的材料(例如tan)構(gòu)成，那么可在頂部電極133的頂部表面上觀察到相當(dāng)厚氧化物層，這是因?yàn)樗鲰敳勘砻嬖诮饘倬€溝槽123a的形成之后被暴露。按慣例，使用氧化物轟擊操作來移除氧化物層。如果頂部電極133由具有低氧化速率的材料(例如tin)構(gòu)成，那么可在頂部電極133的頂部表面上觀察到極少或甚至無氧化物層。就此來說，不需要氧化物轟擊操作來移除此氧化物層且可保持第n金屬通路溝槽及第(n+1)金屬線溝槽123b的側(cè)壁/底部完整性。

在圖20及圖21中，導(dǎo)電金屬通過(舉例來說)常規(guī)雙鑲嵌操作而填充金屬線溝槽/金屬通路溝槽(下文中“溝槽”)。通過電鍍操作而用導(dǎo)電材料填充經(jīng)圖案化溝槽，且使用化學(xué)機(jī)械拋光(cmp)操作、蝕刻操作或其組合來從表面移除導(dǎo)電材料的過量部分。下文提供電鍍溝槽的細(xì)節(jié)。第(n+1)金屬線123'可由w形成，且更優(yōu)選地由銅(cu)形成，包含alcu(共同地，cu)。在一個(gè)實(shí)施例中，使用鑲嵌操作(其為所屬領(lǐng)域的技術(shù)人員所熟悉的)來形成第(n+1)金屬線123'。首先，穿過低介電系數(shù)層蝕刻溝槽。此工藝可由等離子體蝕刻操作(例如電感耦合等離子體(icp)蝕刻)來執(zhí)行。接著可在溝槽側(cè)壁上沉積電介質(zhì)襯層(未展示)。在實(shí)施例中，襯層材料可包含可通過等離子體沉積工藝(例如物理氣相沉積(pvd)或化學(xué)氣相沉積(cvd)，包含等離子體增強(qiáng)化學(xué)氣相沉積(pecvd))而形成的氧化硅(siox)或氮化硅(sinx)。接下來，在溝槽中鍍覆cu晶種層。注意，cu晶種層可鍍覆于頂部電極133的頂部表面上方。接著在溝槽中沉積銅層，后續(xù)接著(例如通過化學(xué)機(jī)械拋光(cmp))將銅層向下平面化到低介電系數(shù)層的頂部表面。經(jīng)暴露銅表面可與電介質(zhì)層為共面的。

后續(xù)處理可進(jìn)一步包含在襯底上方形成經(jīng)配置以連接集成電路裝置的各種構(gòu)件或結(jié)構(gòu)的各種接點(diǎn)/通路/線及多層互連構(gòu)件(例如，金屬層及層間電介質(zhì))。額外構(gòu)件可提供與包含所形成金屬柵極結(jié)構(gòu)的裝置的電互連。舉例來說，多層互連包含垂直互連件(例如常規(guī)通路或接點(diǎn))及水平互連件(例如金屬線)。各種互連構(gòu)件可實(shí)施各種導(dǎo)電材料(包含銅、鎢及/或硅化物)。在一個(gè)實(shí)例中，使用鑲嵌及/或雙鑲嵌工藝來形成銅相關(guān)多層互連結(jié)構(gòu)。

本揭露的一些實(shí)施例提供一種半導(dǎo)體結(jié)構(gòu)，其包含：第n金屬層；擴(kuò)散勢壘層，其位于所述第n金屬層上方；第一電極材料沉積，其位于所述擴(kuò)散勢壘層上方；第二電極材料沉積，其位于所述第一電極材料沉積上方；磁性隧穿結(jié)(mtj)層，其位于所述第二電極材料沉積上方；頂部電極，其位于所述mtj層上方；及第(n+1)金屬層，其位于所述頂部電極上方；其中所述擴(kuò)散勢壘層及所述第一電極材料沉積與電介質(zhì)層橫向地接觸，所述第一電極材料沉積將所述擴(kuò)散勢壘層與所述第二電極材料沉積間隔開，且n為大于或等于1的整數(shù)。

前述內(nèi)容概述數(shù)個(gè)實(shí)施例的構(gòu)件，使得所屬領(lǐng)域的技術(shù)人員可較好地理解本揭露的方面。所屬領(lǐng)域的技術(shù)人員應(yīng)了解，其可容易地使用本揭露作為設(shè)計(jì)或修改用于實(shí)施與本文中介紹的實(shí)施例相同的目的及/或?qū)崿F(xiàn)與所述實(shí)施例相同的優(yōu)點(diǎn)的其它工藝及結(jié)構(gòu)的基礎(chǔ)。所屬領(lǐng)域的技術(shù)人員還應(yīng)認(rèn)識到，此類等效構(gòu)造并不背離本揭露的精神及范圍，且其可在不背離本揭露的精神及范圍的情況下在本文中做出各種改變、替換及更改。