本發(fā)明涉及一種半導(dǎo)體器件的生產(chǎn)方法，特別是一種外延片生產(chǎn)方法。

背景技術(shù)：

對(duì)于半導(dǎo)體器件來(lái)說(shuō)，譬如絕緣柵雙極型晶體管(Insulated Gate Bipolar Transistor,簡(jiǎn)稱IGBT)，需要外延層具有較高質(zhì)量的晶體結(jié)構(gòu)，而且對(duì)外延層的厚度、導(dǎo)電類型、電阻率及電阻均勻性等方面均有一定的要求。而半導(dǎo)體的電阻率一般隨著溫度、摻雜濃度、磁場(chǎng)強(qiáng)度及光照強(qiáng)度等因素的變化而改變。

在半導(dǎo)體領(lǐng)域，電路與電子元件需要在外延片上制作完成，不同的應(yīng)用如MOS型中PMOS、NMOS、CMOS和雙極型中飽和型和非飽和型。隨著集成電路設(shè)計(jì)朝向輕、薄、短、小及省電化的發(fā)展趨勢(shì)，行動(dòng)通訊、信息家電等產(chǎn)品無(wú)不力求節(jié)約能源消耗，對(duì)于外延片類產(chǎn)品的要求也不斷提高。解決外延片電阻率的變化分布問(wèn)題，不僅可以滿足外延片輕、薄、小、省電發(fā)展趨勢(shì)，還可以提高外延片后道電子元件的使用率，有效降低客戶端的產(chǎn)品成本。

現(xiàn)有技術(shù)中的外延片生產(chǎn)過(guò)程中，普遍存在著自摻雜現(xiàn)象。自摻雜，是由于熱蒸發(fā)或者化學(xué)反應(yīng)的副產(chǎn)物對(duì)襯底的擴(kuò)散，襯底中的硅及雜質(zhì)進(jìn)入氣相，改變了氣相中的摻雜成分和濃度，從而導(dǎo)致了外延層中的雜質(zhì)實(shí)際分布偏離理想情況的現(xiàn)象。按產(chǎn)生的原因，自摻雜可分為氣相自摻雜、固相外擴(kuò)散及系統(tǒng)自摻雜。氣相自摻雜的摻雜物主要來(lái)自晶圓的背面和邊緣固相外擴(kuò)散。固相外擴(kuò)散的摻雜物主要來(lái)自襯底的擴(kuò)散，摻雜物在襯底與外延層的接觸面由襯底擴(kuò)散至外延層。系統(tǒng)自摻雜的摻雜物來(lái)自氣體晶片，石墨盤(pán)和反應(yīng)爐腔體等外延片生產(chǎn)裝置的內(nèi)部。由自摻雜的產(chǎn)生原因可看出，外延片生產(chǎn)過(guò)程中，尤其是氣相外延的生產(chǎn)方法中，自摻雜現(xiàn)象難以避免。

又由于，襯底中的雜質(zhì)與外延層的雜質(zhì)的互相擴(kuò)散，降低了外延層的電阻均勻性。如何提供一種可降低外延層生產(chǎn)過(guò)程中的自擴(kuò)散襯底，以改善外延層電阻率均勻性，一向是業(yè)內(nèi)比較難以克服的問(wèn)題。

圖1示出了現(xiàn)有技術(shù)中的一種外延片。由于自摻雜的影響，一般情況下，①處相對(duì)于外圈電阻率最高，②、③、④、⑤處次之，最邊緣的⑥、⑦、⑧、⑨處阻值相對(duì)更低。另外，在有些情況下也會(huì)存在邊緣處電阻率高于靠近圓心處電阻率的情況。衡量電阻均勻性的標(biāo)準(zhǔn)通過(guò)計(jì)算公式可算出，計(jì)算公式:電阻率均勻性＝(MAX-MIN)*100％/(MAX+MIN),MAX為9個(gè)點(diǎn)中最大電阻率數(shù)值，MIN為9個(gè)點(diǎn)中最小電阻率數(shù)值。通過(guò)此計(jì)算公式計(jì)算得出的均勻性數(shù)值越小，則其均勻性越高，外延片質(zhì)量越高。

目前，對(duì)于外延片的電阻率均勻性可以接受范圍小于5％。而現(xiàn)有技術(shù)中的外延片，其電阻率均勻性最低也僅能達(dá)到2.5％，按照現(xiàn)有技術(shù)生產(chǎn)，電阻率均勻性數(shù)值難以再降低。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的之一是為了克服現(xiàn)有技術(shù)中的不足，提供一種電阻率均勻性得到提升的晶體管。

為實(shí)現(xiàn)以上目的，本發(fā)明通過(guò)以下技術(shù)方案實(shí)現(xiàn)：

本發(fā)明還提供一種外延片生產(chǎn)方法。所述外延片生產(chǎn)方法包括以下步驟：提供襯底本體；

提供本征硅層，將所述本征硅層鋪設(shè)在所述襯底本體的上表面上；

提供外延層，將所述外延層鋪設(shè)在所述本征硅層的上表面。

優(yōu)選地，所述本征硅層的厚度為0.5-1μm。

優(yōu)選地，所述本征硅層的厚度設(shè)置與所述襯底本體的厚度呈正相關(guān)。

優(yōu)選地，所述襯底本體為N型。

優(yōu)選地，所述襯底本體摻雜有砷、磷及銻中的至少一種。

優(yōu)選地，所述襯底本體為重?fù)缴橐r底本體。

優(yōu)選地，所述本征硅層由三氯硅烷與氫氣反應(yīng)生成。

優(yōu)選地，所述外延層的制備溫度為1020-1040℃。

優(yōu)選地，所述外延層的成長(zhǎng)速率為0.5-1μm/min。

優(yōu)選地，所述晶體管為絕緣柵雙極型晶體管。也即是，本發(fā)明外延片生產(chǎn)方法用于生產(chǎn)絕緣柵雙極型晶體管。

與現(xiàn)有技術(shù)相比，本發(fā)明晶體管的襯底通過(guò)在襯底本體的上表面設(shè)置本征硅層，可將襯底本體與外延層隔開(kāi)，從而避免襯底本體與外延層之間產(chǎn)生自摻雜問(wèn)題。因而，所述襯底能夠防止襯底本體中的摻雜劑進(jìn)入外延層，可提高外延層平坦區(qū)以改善電阻率均勻性。

另外，相較于未設(shè)置本征硅層的襯底，在生長(zhǎng)外延層時(shí)，本征層的生長(zhǎng)速率提高1倍、溫度可降低20℃，且仍能夠生產(chǎn)出電阻均勻性更高的外延層。因此，使用本發(fā)明中的方法生產(chǎn)的新型襯底，制造外延片時(shí)更加節(jié)能。

本發(fā)明外延層的電阻率均勻性可以做到小于1.5％。相比于未使用本發(fā)明的新型外延技術(shù)生產(chǎn)的外延層，本發(fā)明中的外延層電阻率均勻性可降低1個(gè)百分點(diǎn)。使用本發(fā)明中的新型外延技術(shù)，可降低后續(xù)生產(chǎn)成本，提高產(chǎn)品品質(zhì)。另外，所述外延片增加了平坦區(qū)SRP曲線。

附圖說(shuō)明

圖1為現(xiàn)有技術(shù)中的一種晶體管的外延片的結(jié)構(gòu)示意圖。

圖2為本發(fā)明提供的一種外延片生產(chǎn)方法所生產(chǎn)的外延片的結(jié)構(gòu)示意圖。

圖3為圖2中示出的外延片的襯底的結(jié)構(gòu)示意圖。

圖4為圖2示出的外延片進(jìn)行擴(kuò)展電阻測(cè)試的曲線圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)的描述：

實(shí)施例一：

請(qǐng)參閱圖2，本發(fā)明提供一種外延片生產(chǎn)方法。所述外延片生產(chǎn)方法包括以下步驟：

提供襯底本體1；

提供本征硅層2，將所述本征硅層2鋪設(shè)在所述襯底本體1的上表面上；

提供外延層3，將所述外延層3鋪設(shè)在所述本征硅層2的上表面。

可以理解的是，所述晶體管包括所述外延片10。所述晶體管采用所述外延片10能夠提升高速交換及雙極處理能力，具有驅(qū)動(dòng)、容量大的特點(diǎn)。作為優(yōu)選地，所述晶體管為絕緣柵雙極型晶體管(Insulated Gate Bipolar Transistor,簡(jiǎn)稱IGBT)。也即是，所述外延片生產(chǎn)方法用于生產(chǎn)絕緣柵雙極型晶體管。

請(qǐng)應(yīng)參閱圖3，所述外延片10包括外延層3及襯底11。所述襯底11包括襯底本體1及本征硅層2。所述本征硅層2鋪設(shè)在所述襯底本體1的上表面上。所述外延層3鋪設(shè)在所述本征硅層2的上表面。所述本征硅層2鋪設(shè)在所述襯底本體1的上表面上。所述本征硅層2的上表面用于鋪設(shè)下述外延層3。

所述襯底本體1，也稱為基板。襯底本體1與外延3層的主體構(gòu)成的元素相同，均為硅。摻雜劑主要有N型元素。N型元素包括砷(AS)、銻(Sb)和磷(PH)。也即是，所述襯底本體1摻雜有砷、銻及磷中的至少一種。為了提升性能，在本實(shí)施例中，所述襯底本體1為重?fù)缴橐r底本體?？梢岳斫獾厥?，所述“重?fù)健?，即重?fù)诫s，與輕摻相對(duì)。

所述本征硅層2，由本征半導(dǎo)體制成片狀。本征硅層2，也可以稱之為單晶硅層。本征半導(dǎo)體指完全不含雜質(zhì)且無(wú)晶格缺陷的純凈半導(dǎo)體稱為本征半導(dǎo)體?？梢岳斫獾氖?，實(shí)際半導(dǎo)體不能絕對(duì)地純凈，本征半導(dǎo)體一般是指導(dǎo)電主要由材料的本征激發(fā)決定的純凈半導(dǎo)體。更通俗地講，完全純凈的半導(dǎo)體稱為本征半導(dǎo)體或I型半導(dǎo)體。硅和鍺都是四價(jià)元素，其原子核最外層有四個(gè)價(jià)電子。它們都是由同一種原子構(gòu)成的“單晶體”，屬于本征半導(dǎo)體。在本實(shí)施例中，所述本征硅層2由三氯硅烷與氫氣反應(yīng)生成。即，反應(yīng)生成的單晶硅沉積在襯底本體1的上表面形成所述本征硅層2。所述本征硅層2的具體厚度可根據(jù)下述外延片10的總體厚度、襯底本體1的厚度確定。襯底本體1厚度越高，則本征硅層2也越厚，即所述本征硅層2的厚度設(shè)置與所述襯底本體1的厚度呈正相關(guān)。在本實(shí)施例中，所述本征硅層2的厚度為0.5-1μm(微米)。所述本征硅層2的上表面用于鋪設(shè)下述外延層3，也即是所述本征硅層2的上表面用于生長(zhǎng)外延層3。

請(qǐng)繼續(xù)參閱圖2，所述外延層3，即與襯底晶向相同的單晶層，譬如單晶硅層。為了獲得較更加均勻的電阻性能，所述外延層3的制備溫度可以為1020-1040℃。所述外延層3的生成速率為0.5-1μm/min(微米/分鐘)。

下面將結(jié)合下述表格說(shuō)明所述外延片10與為設(shè)置所述本征硅層2的對(duì)照實(shí)施方式在分別同時(shí)四種制備方式下的性能參數(shù)：

說(shuō)明的是，每一組對(duì)比中，均選用統(tǒng)一批次生產(chǎn)的兩排襯底本體1。本發(fā)明在所述襯底本體1上鋪設(shè)所述本征硅層2后，再在所述本征硅層2上生長(zhǎng)外延層3。對(duì)比實(shí)施方式為，在襯底本體上直接生長(zhǎng)外延層。上述兩種方式的外延層生長(zhǎng)工藝、條件均相同。

實(shí)施例二：

在本實(shí)施例中，在制備條件一為：在外延層的制備溫度同為1020℃、生成速率為0.5μm/min時(shí)，所述外延片10與對(duì)比實(shí)施方式一(沒(méi)有設(shè)置本征硅層的傳統(tǒng)外延片)的比較得到的下表。

表1：

實(shí)施例三：

在本實(shí)施例中，在制備條件二為：在外延層的制備溫度同為1020℃、生成速率為1μm/min時(shí)，所述外延片10與對(duì)比實(shí)施方式二(沒(méi)有設(shè)置本征硅層的傳統(tǒng)外延片)的比較得到的下表。

表2：

實(shí)施例四：

在本實(shí)施例中，在制備條件三為：在外延層的制備溫度同為1040℃、生成速率為0.5μm/min時(shí)，所述外延片10與對(duì)比實(shí)施方式三(沒(méi)有設(shè)置本征硅層的傳統(tǒng)外延片)的比較得到的下表。

表3：

實(shí)施例五：

在本實(shí)施例中，在制備條件四為：在外延層的制備溫度同為1040℃、生成速率為1μm/min時(shí)，所述外延片10與對(duì)比實(shí)施方式四(沒(méi)有設(shè)置本征硅層的傳統(tǒng)外延片)的比較得到的下表。

表4：

實(shí)施例六：

在本實(shí)施例中，在所述襯底本體為重?fù)搅滓r底本體時(shí)，所述外延片10在制備條件為在外延層的制備溫度為1040℃、生成速率為0.5μm/min(制備條件三)時(shí)，及所述外延片10在制備條件為外延層的制備溫度同為1040℃、生成速率為1μm/min(制備條件四)時(shí)，與對(duì)比實(shí)施方式4(制備條件四)相比較得到的下表。

表5：

注：表1-表5中，點(diǎn)1-點(diǎn)9列分別表示對(duì)應(yīng)于如圖1示出的9個(gè)點(diǎn)的位置的電阻率。AVE列表示這九個(gè)點(diǎn)處的電阻率平均值。UNI列表示電阻均勻性，即按照電阻率均勻性公式：電阻率均勻性＝(MAX-MIN)*100％/(MAX+MIN)計(jì)算的數(shù)值。

從表5數(shù)據(jù)可以看出，在同樣使用本發(fā)明中的制備條件所生產(chǎn)外延片10時(shí)，在更低的溫度及更快的成長(zhǎng)速率下可獲得電阻率均勻性更好的外延層3。在相同的溫度下，使用本發(fā)明的制備方式，可比使用現(xiàn)有的方式制造的外延層3的電阻率均勻性更好。

請(qǐng)參閱圖4，其為本發(fā)明外延片10的與對(duì)比實(shí)施例4生產(chǎn)的外延片的SRP(spreading resistance profile，擴(kuò)散電阻技術(shù))圖。從圖4中可看出，本發(fā)明外延片10的外延層3的SRP曲線更加平坦。

通過(guò)上述實(shí)驗(yàn)比對(duì)，本發(fā)明外延片10通過(guò)在襯底本體1與外延層3之間設(shè)置本征硅層2，可將襯底本體1中的摻雜劑封閉在其內(nèi)，可防止外延時(shí)揮發(fā)而產(chǎn)生自摻雜現(xiàn)象。無(wú)論是摻磷、銻，還是摻硼，本發(fā)明均可起到以上有益效果。無(wú)論是重?fù)揭r底本體、輕摻襯底本體，均具有改善外延層電阻均勻性的效果，且可將電阻率均勻性數(shù)據(jù)降低至少一個(gè)百分點(diǎn)。

以上僅為本發(fā)明較佳的實(shí)施例，并不用于局限本發(fā)明的保護(hù)范圍，任何在本發(fā)明精神內(nèi)的修改、等同替換或改進(jìn)等，都涵蓋在本發(fā)明的權(quán)利要求范圍內(nèi)。