1.一種半導(dǎo)體集成電路，包括：
襯底；
第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管的每一個(gè)均具有在在所述襯底中的源極區(qū)域、漏極區(qū)域以及在所述襯底上的柵極區(qū)域；
第一圖案化的導(dǎo)電層，位于所述第一晶體管和所述第二晶體管上方且具有第一部分和第二部分，所述第一圖案化的導(dǎo)電層的第一部分電連接至所述第一晶體管的漏極區(qū)域，所述第一圖案化的導(dǎo)電層的第二部分電連接至所述第二晶體管的漏極區(qū)域，所述第一圖案化的導(dǎo)電層的第一部分和第二部分彼此隔離；
第二圖案化的導(dǎo)電層，位于所述第一圖案化的導(dǎo)電層上方；
存儲(chǔ)元件，位于所述第一圖案化的導(dǎo)電層的第一部分與所述第二圖案化的導(dǎo)電層之間；以及
第一導(dǎo)電元件，位于所述第一圖案化的導(dǎo)電層的第二部分與所述第二圖案化的導(dǎo)電層之間。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，還包括：第三晶體管，具有在所述襯底中的源極區(qū)域、漏極區(qū)域以及在所述襯底上的柵極區(qū)域，其中，在所述第三晶體管上的所述第一圖案化的導(dǎo)電層還包括電連接至所述第三晶體管的漏極區(qū)域的第三部分，其中，所述第一圖案化的導(dǎo)電層的第一部分、第二部分和第三部分彼此隔離。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述第一圖案化的導(dǎo)電層的整個(gè)第三部分與所述第二圖案化的導(dǎo)電層隔離。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述第一圖案化的導(dǎo)電層的第三部分的至少一部分與所述第二圖案化的導(dǎo)電層隔離。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中，所述第一圖案化的導(dǎo)電層的第三部分和/或所述第二圖案化的導(dǎo)電層還包括可熔器件。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中，所述第一圖案化的導(dǎo)電層的第三部分包括第一區(qū)段和與所述第一區(qū)段隔離的第二區(qū)段。
7.一種半導(dǎo)體集成電路，包括：
襯底；
第一晶體管和第二晶體管，所述第一晶體管和所述第二晶體管的每一個(gè)均具有在所述襯底中的源極區(qū)域、漏極區(qū)域以及在所述襯底上的柵極區(qū)域；
第一圖案化的導(dǎo)電層，位于所述第一晶體管和所述第二晶體管上方且至少具有第一部分和第二部分，所述第一圖案化的導(dǎo)電層的第一部分電連接至所述第一晶體管的漏極區(qū)域，所述第一圖案化的導(dǎo)電層的第二部分電連接至所述第二晶體管的漏極區(qū)域，所述第一圖案化的導(dǎo)電層的第一部分和第二部分彼此隔離；
第二圖案化的導(dǎo)電層，位于所述第一圖案化的導(dǎo)電層上方；以及
存儲(chǔ)元件，位于所述第一圖案化的導(dǎo)電層的第一部分與所述第二圖案化的導(dǎo)電層之間，
其中，所述第一圖案化的導(dǎo)電層的第二部分的至少一部分與所述第二圖案化的導(dǎo)電層隔離。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體集成電路，其中，所述第一圖案化的導(dǎo)電層的整個(gè)第二部分與所述第二圖案化的導(dǎo)電層隔離。
9.一種半導(dǎo)體集成電路，包括：
襯底；
第一晶體管，具有在所述襯底中的源極區(qū)域、漏極區(qū)域以及在所述襯底上的柵極區(qū)域；
第一圖案化的導(dǎo)電層，電連接至所述第一晶體管的漏極區(qū)域，所述第一圖案化的導(dǎo)電層包括第一區(qū)段、第二區(qū)段和可熔器件。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述可熔器件將所述第一圖案化的導(dǎo)電層的第二部分分割成所述第一區(qū)段和所述第二區(qū)段。