專利名稱：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件，特別涉及在核心區(qū)域的周圍配置有包含I/O緩存器的I/o單元的半導(dǎo)體集成電路器件。
背景技術(shù)：
近年來，隨著半導(dǎo)體集成電路器件的高性能化和高功能化，對于半導(dǎo)體集成電路器件的輸入輸出(I/O)的數(shù)量不斷增加。因此，在半導(dǎo)體集成電路器件的核心區(qū)域的周圍配置有許多I/o單元和焊盤。因此，為了縮小半導(dǎo)體集成電路器件的面積，縮小包含有I/O單元和焊盤的焊盤區(qū)域的面積很重要。例如，專利文獻I中記載了下述半導(dǎo)體集成電路器件為了縮小I/O區(qū)域的浪費空間并提供占有面積較小的半導(dǎo)體集成電路器件，在核心區(qū)域的一邊的長度方向(橫方向)上配置了包含在I/o區(qū)域中的I/O電路部與ESD (Electrostatic Discharge)保護元件部。并且，專利文獻2中記載了下述技術(shù)不增大布局面積，提高I/O電路部的EMS耐受性。專利文獻1:日本特開2007-096216號公報(圖2)專利文獻2 日本特開2004-165246號公報

發(fā)明內(nèi)容
以下分析是由本發(fā)明者進行的。圖11示意性地示出了`相關(guān)技術(shù)中的半導(dǎo)體集成電路器件的芯片的整體結(jié)構(gòu)。參照圖11，半導(dǎo)體集成電路器件具有配置有CPU、RAM、模擬區(qū)域等的核心區(qū)域160、配置有I/O單元和焊盤(Bonding pad) 150的焊盤區(qū)域170。圖14示出了采用了 I/O單元140時的焊盤區(qū)域170的結(jié)構(gòu)。參照圖14，在焊盤區(qū)域170中配置有多個I/O單元140與多個焊盤150。焊盤150被設(shè)置為覆蓋I/O單元140的一部分。I/O單元140具有配置有電平移位器電路的電平移位器區(qū)域110、配置有I/O邏輯電路的I/O邏輯區(qū)域120、以及配置有I/O緩存器電路的I/O緩存器區(qū)域130。I/O緩存器區(qū)域130具有配置有電阻元件的寄存器區(qū)域131、135、配置有N緩存器(NM0S晶體管)的N緩存器區(qū)域132、配置有二極管元件的二極管元件區(qū)域133、134、配置有P緩存器(PM0S晶體管)的P緩存器區(qū)域136。由于焊盤用于與焊線等的連接，因此高度和寬度存在限制，無法縮小到適合I/O單元的大小。因此，在與芯片尺寸相比而需要許多I/O單元和焊盤時，如圖14所示，采用下述方法將焊盤交錯配置，并高效布局來減少面積。另一方面，在與芯片尺寸相比i/o單元和焊盤的數(shù)量較少的情況下，能夠不將焊盤交錯配置而將其排列成I列。圖12是表示具備排列成一列的焊盤的半導(dǎo)體集成電路器件的結(jié)構(gòu)的布局圖。在將圖12所示的I/O單元140適用于能夠?qū)⒑副P150排列成一列的廣品的情況下，由于I/O單兀140的聞度聞于焊盤150的聞度，因此如圖11和圖12所不，很難削減焊盤區(qū)域170的面積。
并且，還存在以下問題在為了將焊盤排列成I列的直線焊盤用(in line pad)而新作成I/o單元時，由于重新設(shè)計ESD保護區(qū)域和緩存器尺寸，因此需要額外的工時和費用，還很難設(shè)為與交錯焊盤用的I/O單元140等同的AC/DC特性。在I/O單元140中單純地縮小了 I/O緩存器區(qū)域130的高度方向時，會產(chǎn)生以下問題。圖13是表示在圖12所示的I/O單元140中，縮小了 I/O緩存器區(qū)域130的高度方向時的、對于I/O單元140的電源布線的結(jié)構(gòu)的布局圖。在圖13中，核心電源布線141和核心接地布線142分別對電平移位器區(qū)域110提供核心電源電位VDD和核心接地電位VSS。并且，I/O電源布線143和I/O接地布線144分別對I/O邏輯區(qū)域120提供I/O電源電位VCCQ和I/Q接地電位VSSQ。并且，I/O電源布線145和I/O接地布線146分別對I/O緩存器區(qū)域130提供I/O電源電位VCCQ和I/O接地電位 VSSQ。如圖13所示，當在高度方向(圖13的縱方向)上縮小I/O緩存器區(qū)域130時，I/O電源布線143、145和I/O接地布線144、146的布線寬度也變得狹窄，并且布線高電阻化。即，在圖12所示的I/O單元140中單一地縮小了 I/O緩存器區(qū)域130的高度方向時，被設(shè)置在上空的電源布線也被縮小，并且ESD特性和電源提供特性有可能劣化。并且，根據(jù)專利文獻I中所記載的半導(dǎo)體集成電路器件，通過在沿核心區(qū)域的邊的方向(橫方向)上配置I/o電路部和ESD保護元件部，能夠削減垂直于邊的方向(縱方向)的高度。然而，在該半導(dǎo)體集成電路器件中，焊線用焊盤(第一焊盤)與晶圓測試用焊盤(第二焊盤)也同樣被配置在橫方向上。此時，I/O區(qū)域的橫向?qū)挾雀鶕?jù)這些焊盤的橫向?qū)挾榷龃?。即，根?jù)專利文獻I中所記載的半導(dǎo)體集成電路，由于削減了 I/O區(qū)域的高度，導(dǎo)致I/o區(qū)域的寬度增大，出現(xiàn)很難削減I/O區(qū)域的面積的問題。因此，在半導(dǎo)體集成電路器件中，在降低I/O單元的高度的同時防止寬度增大，從而削減I/o單元所占據(jù)的面積將成為課題。另外，這里，將向平行于核心區(qū)域的邊中配置有I/O單元的一邊的方向的 I/O單元的寬度簡稱為“寬度”，將向垂直于該邊的方向的I/O單元的寬度簡稱為“高度”本發(fā)明的一個觀點的半導(dǎo)體集成電路器件，在核心區(qū)域的周圍配置有包含I/O邏輯電路和I/O緩存器電路的I/O單元，配置有所述I/O邏輯電路的I/O邏輯區(qū)域和配置有所述I/O緩存器電路的I/O緩存器區(qū)域，與配置有針對所述I/o單元的焊盤的區(qū)域重合，并且彼此并列配置在與所述核心區(qū)域的邊平行的方向上。發(fā)明效果本發(fā)明的半導(dǎo)體集成電路器件，通過將I/O邏輯區(qū)域與I/O緩存器區(qū)域并列配置在與核心區(qū)域的邊平行的方向上，能夠降低I/O單元的高度，并且通過將I/O邏輯區(qū)域和I/O緩存器區(qū)域均配置成與配置有針對I/O單元的焊盤的區(qū)域重合，能夠防止I/O單元寬度的增大，因此能夠削減I/o單元的面積。


圖1是表示實施方式I的半導(dǎo)體集成電路器件中的焊盤區(qū)域的結(jié)構(gòu)的布局圖。圖2是示意性地示出了實施方式I的半導(dǎo)體集成電路器件的芯片的整體結(jié)構(gòu)的圖。圖3是實施閉鎖措施之前的半導(dǎo)體集成電路器件中的I/O單元的平面圖和剖面圖。圖4是用于針對實施閉鎖措施之前的半導(dǎo)體集成電路器件的問題點進行說明的圖。圖5是實施方式2的半導(dǎo)體集成電路器件中的I/O單元的平面圖和剖面圖。圖6是用于針對實施方式2的半導(dǎo)體集成電路器件的效果進行說明的圖。圖7是表示實施方式3的半導(dǎo)體集成電路器件中的電源布線的結(jié)構(gòu)的布局圖。圖8是表示實施方式3的半導(dǎo)體集成電路器件中的I/O單元和電源單元的結(jié)構(gòu)的框圖和布局圖。圖9是表示第四實施方式的半導(dǎo)體集成電路器件的結(jié)構(gòu)的布局圖。圖10是表示第五實施方式的半導(dǎo)體集成電路器件的結(jié)構(gòu)的布局圖。圖11是示意性地示出了相關(guān)技術(shù)的半導(dǎo)體集成電路器件的芯片的整體結(jié)構(gòu)的圖。圖12是表示相關(guān)技術(shù)的半導(dǎo)體集成電路器件中的焊盤區(qū)域的結(jié)構(gòu)的布局圖。

圖13是表示相關(guān)技術(shù)的半導(dǎo)體集成電路器件中的電源布線的結(jié)構(gòu)的布局圖。圖14是表示相關(guān)技術(shù)的半導(dǎo)體集成電路器件中的焊盤區(qū)域的結(jié)構(gòu)的布局圖。附圖標記10、110電平移位器區(qū)域11電平移位器電路12 I/O電位區(qū)域20、120 I/O 邏輯區(qū)域21 I/O邏輯電路30、130 I/O緩存器區(qū)域31、35、131、135 寄存器區(qū)域32、132 N緩存器區(qū)域33、34、133、134 二極管元件區(qū)域36、136 P緩存器區(qū)域37 I/O緩存器電路40、140 I/O 單元41、141核心電源布線42、142核心接地布線43、143、145 I/O 電源布線44、144、146 I/O 接地布線50、150 焊盤60、160核心區(qū)域61核心邏輯電路70、170焊盤區(qū)域80電源單元
81電路A區(qū)域82電路B區(qū)域A、B 電路Cl電容元件Dl D3 二極管元件DNW 深 N 型阱IN1、IN2 逆變器Ml MOS 晶體管NI N緩存器(NM0S晶體管)NW N 型阱Pl P緩存器(P0MS晶體管)PAD 焊盤P-Sub P 型基板PW P 型阱Rl R7電阻元件Tl T5晶體管VCCQ I/O 電源電位VDD核心電源電位VSS核心接地電位VSSQ I/O 接地電位
具體實施例方式首先，針對本發(fā)明的概要進行說明。另外，該概要中附注的附圖參照標記是專門用來幫助理解的示例，并不意圖將本發(fā)明限定于圖示的方式。圖2是表示本發(fā)明半導(dǎo)體集成電路器件的整體結(jié)構(gòu)的布局圖。圖1是放大了圖2的一虛線部分的布局圖。參照圖1和圖2，本發(fā)明半導(dǎo)體集成電路器件在核心區(qū)域60的周圍配置有包含電平移位器電路、I/O邏輯電路和I/O緩存器電路的I/O單元40，配置有I/O邏輯電路的I/O邏輯區(qū)域20和配置有I/O緩存器電路的I/O緩存器區(qū)域30，與配置有針對I/O單元40的焊盤50的區(qū)域重合，并且彼此并列配置在平行于核心區(qū)域60的邊的方向上。這里，I/O緩存器區(qū)域30還可以包含配置有ESD保護元件的ESD保護元件區(qū)域。并且，I/O邏輯電路也可以包含控制I/O緩存器電路的電路、輸入電路、上拉下拉用電路、以及其控制電路等。另外，圖1示出了在各I/o單元40中同樣配置有I/O邏輯區(qū)域20與I/O緩存器區(qū)域30的情況下的結(jié)構(gòu)，但I/O邏輯區(qū)域20與I/O緩存器區(qū)域30也可以在各I/O單元40中具有不同的配置(在 圖1中左右相反)。通過將I/O邏輯區(qū)域20與I/O緩存器區(qū)域30并列配置在平行于核心區(qū)域60的邊的方向上，能夠降低I/O單元40的高度。并且，通過將I/O邏輯區(qū)域20和I/O緩存器區(qū)域30均配置為與配置有針對I/O單元40的焊盤50的區(qū)域重合，也能夠防止I/O單元的寬度增大。因此，根據(jù)該半導(dǎo)體集成電路器件，通過削減I/O單元40的面積，也能夠削減焊盤區(qū)域70的面積，與相關(guān)技術(shù)的半導(dǎo)體集成電路器件(圖11、圖12)相比，能夠縮小半導(dǎo)體集成電路器件的面積。參照圖5，構(gòu)成I/O邏輯區(qū)域20的深N型阱(De印N-ffe 11) DNW和構(gòu)成I/O緩存器區(qū)域30的深N型阱DNW最好彼此分離。通過使用深NWEL構(gòu)造DNW分割I(lǐng)/O緩存器區(qū)域30與I/O邏輯區(qū)域20，從而能夠防止閉鎖。參照圖7，I/O邏輯電路和I/O緩存器電路最好共用提供第一電位(I/O電源電位VCCQ)的第一布線(I/O電源布線43)，并且共用提供第二電位(I/O接地電位VSSQ)的第二布線(I/O接地布線44)。由此，與相關(guān)技術(shù)的半導(dǎo)體集成電路(圖13)相比，能夠加寬向I/O單元40提供的電源周圍布線寬度，并且能夠提供穩(wěn)定的電源。參照圖7和圖8 (a)，I/O緩存器電路37具有P緩存器(PM0S晶體管Pl)與N緩存器(NM0S晶體管NI)，配置有P緩存器Pl的P緩存器區(qū)域36最好被配置為與配置有電平移位器電路11的電平移位器區(qū)域10相鄰。由此，能夠?qū)﹄娖揭莆黄麟娐?1與P緩存器Pl容易地提供通用的I/O電源電位VCCQ。參照圖8 (a)，I/O緩存器區(qū)域30具備PMOS晶體管PU NMOS晶體管N1、第一電阻元件和第二電阻元件(R2、R1)、以及第一二極管元件和第二二極管元件(D2、D1)，PM0S晶體管Pl的柵極端子與I/O邏輯電路21連接，源極端子或漏極端子的一方與背柵極端子和第一布線(I/O電源布線43)連接，另一方與第一電阻元件R2的第一端子連接，第一電阻元件R2的第二端子與焊盤PAD連接，第一二極管元件D2連接在第一布線43與焊盤PAD之間，NMOS晶體管NI的柵極端子與I/O邏輯電路21連接，源極端子或漏極端子的一方與背柵極端子和第二布線(I/O接地布線44)連接，另一方與第二電阻元件Rl的第一端子連接，第二電阻元件RI的第二端子與焊盤PAD連接，第二二極管元件Dl也可以連接在第二布線44與焊盤PAD之間。

參照圖8(a)和圖9，配置有電平移位器電路11的電平移位器區(qū)域10具有第一電位區(qū)域(I/O電位區(qū)域12)與第二電位區(qū)域(核心電位區(qū)域13)，該第一電位區(qū)域設(shè)有提供第一電源電位(I/O電源電位VCCQ)的電路，該第一電源電位被提供至I/O邏輯電路21，該第二電位區(qū)域設(shè)有提供第二電源電位(核心電源電位VDD)的電路，該第二電源電位被提供至核心邏輯電路61，最好將第一電位區(qū)域12設(shè)置在I/O邏輯區(qū)域20的內(nèi)部，將第二電位區(qū)域13設(shè)置在核心區(qū)域60、I/O邏輯區(qū)域20和I/O緩存器區(qū)域30之間。根據(jù)該結(jié)構(gòu)，能夠進一步降低I/O單元40的高度。(實施方式I)針對實施方式I的半導(dǎo)體集成電路器件，參照附圖進行說明。圖1是放大示出了本實施方式的半導(dǎo)體集成電路器件中的緩存器區(qū)域的結(jié)構(gòu)的圖。參照圖1，在焊盤區(qū)域70中配置有多個I/O單元40。并且，各I/O單元40包含配置有電平移位器電路的電平移位器區(qū)域10、配置有I/O邏輯電路的I/O邏輯區(qū)域20、以及配置有I/O緩存器電路的I/O緩存器區(qū)域30。電平移位器區(qū)域10配置在核心區(qū)域60側(cè)。I/O邏輯區(qū)域20和I/O緩存器區(qū)域30彼此并列配置在平行于核心區(qū)域60的邊的方向(圖1的橫方向)上。并且，I/O邏輯區(qū)域20和I/O緩存器區(qū)域30均與配置有針對I/O單元40的焊盤(Bonding pad) 50的區(qū)域重合。
通過將I/O邏輯區(qū)域20與I/O緩存器區(qū)域30并列配置在平行于核心區(qū)域的邊的方向上，如圖12所示，與將I/O邏輯區(qū)域120與I/O緩存器區(qū)域130配置在縱方向上的I/O單元140相比，能夠降低I/O單元40的高度。并且，通過將I/O邏輯區(qū)域20和I/O緩存器區(qū)域30均配置為與配置有針對I/O單元40的焊盤50的區(qū)域重合，也能夠防止I/O單元的(圖1的橫方向的)寬度增大。因此，根據(jù)本實施方式的半導(dǎo)體集成電路器件，通過削減各個I/O單元40的面積，從而能夠與相關(guān)技術(shù)的焊盤區(qū)域170相比削減焊盤區(qū)域70的面積。圖2示意性地示出了本實施方式的半導(dǎo)體集成電路器件的芯片的整體結(jié)構(gòu)。圖2作為一個示例示出了使用本實施方式的I/O單元40將焊盤50排列成一列的情況下的半導(dǎo)體芯片的整體圖。參照圖2，半導(dǎo)體集成電路器件具有核心區(qū)域60與被設(shè)置在核心區(qū)域60的周圍的焊盤區(qū)域70。在焊盤區(qū)域70中配置有多個I/O單元40與針對各I/O單元40的焊盤50。根據(jù)本實施方式的半導(dǎo)體集成電路器件，與相關(guān)技術(shù)的半導(dǎo)體集成電路器件的焊盤區(qū)域170(圖12)相比，能夠削減焊盤區(qū)域70的面積，也能夠與相關(guān)技術(shù)的半導(dǎo)體集成電路器件(圖11)相比縮小裝置本身的尺寸。需要指出的是，本發(fā)明的發(fā)明人確認與相關(guān)技術(shù)的I/O單元140(圖12)相比，在本實施方式中能夠在高度方向上使I/O單元40(圖1)的尺寸縮小56um,并且確認也能夠在一邊上使芯片尺寸縮小56umX2 = 112um。另外，在I/O緩存器區(qū)域30中，如圖8所示，也可以設(shè)置有ESD保護電阻器(電阻元件R1、R2、二極管元件D1、D2)、輸出緩存器(NMOS緩存器NUPMOS緩存器Pl)。通過將這些元件設(shè)為與被設(shè)置在相關(guān)技術(shù)的交錯盤用I/O單元的緩存器區(qū)域內(nèi)的元件相同，也能夠使ESD耐受性和緩存器的AC/DC特性與相關(guān)技術(shù)的I/O緩存器等同。在本實施方式中，通過在相關(guān)技術(shù)的半導(dǎo)體集成電路器件(圖11、圖12)中，將被設(shè)置在I/o緩存器區(qū)域130的上方(圖12的縱方向)的I/O邏輯區(qū)域120配置在I/O緩存器區(qū)域30的旁邊，從而縮小了 I/O單元40的高度(圖10的縱方向)。并且，焊盤50的間距最小設(shè)為65um，I/O單元40的寬度(圖1的橫方向)不超過最小間距。

在本實施方式中，通過將I/O邏輯區(qū)域20與I/O緩存器區(qū)域30并列配置在平行于核心區(qū)域60的邊的方向上，降低了 I/O單元40的高度。并且，通過將I/O邏輯區(qū)域20和I/O緩存器區(qū)域30均配置為與配置有針對I/O單元40的焊盤50的區(qū)域重合，防止了 I/O單元40的寬度增大。由此，能夠與相關(guān)技術(shù)的I/O單元140相比大幅度削減I/O單元40的面積。(實施方式2)針對實施方式2的半導(dǎo)體集成電路器件，參照附圖進行說明。如實施方式I那樣，將I/o邏輯區(qū)域20配置在了 I/O緩存器區(qū)域30的旁邊，導(dǎo)致很容易發(fā)生閉鎖。在本實施方式中，提供具有用于防止閉鎖的結(jié)構(gòu)的半導(dǎo)體集成電路器件。首先，針對發(fā)生閉鎖的機制，參照圖3和圖4進行說明。圖3示出了 I/O單元40的平面圖、以及在采用了深N型阱(Deep N-Wel1、DNL)構(gòu)造的半導(dǎo)體集成電路器件中沒有對I/O緩存器區(qū)域30與I/O邏輯區(qū)域20分割時的A-A’剖面圖。此時，如圖3所示，形成有橫跨焊盤PAD正下方的P區(qū)域P、I/O緩存器區(qū)域30和I/o邏輯區(qū)域的N型阱NW、I/O邏輯區(qū)域20中的P型阱PW，以及利用I/O接地正下方的N區(qū)域N形成P-NW-PW-N寄生可控硅元件。圖4示出了圖3的剖面圖的等效電路。當流動有來自焊盤PAD的浪涌電流時，基極電流從晶體管Tl向電流Il的方向流動。當有電流Il流動時，晶體管T2進入導(dǎo)通狀態(tài)，電流12流動。在發(fā)生這種現(xiàn)象時，只要不關(guān)閉電源，電流就永久地繼續(xù)流動，從而導(dǎo)致元件被破壞。S卩，根據(jù)圖3所示的結(jié)構(gòu)，由于形成有由寄生晶體管構(gòu)成的可控硅構(gòu)造，因此來自焊盤PAD的浪涌電流導(dǎo)致閉鎖，產(chǎn)生過電流，并且有可能破壞元件。圖5示出了本實施方式的半導(dǎo)體集成電路器件的結(jié)構(gòu)。圖5示出了 I/O單元40的平面圖、以及在采用了深N型阱(Deep N-ffe 11, DNL)構(gòu)造的半導(dǎo)體集成電路器件中對I/O緩存器區(qū)域30與I/O邏輯區(qū)域20進行了分割時的A-A’剖面圖。參照圖5，使用深N型阱構(gòu)造，分離了 I/O緩存器區(qū)域30與I/O邏輯區(qū)域20。SP，I/O邏輯區(qū)域20中的N型阱NW和深N型阱DNW、I/O緩存器區(qū)域30中的N型阱NW和深N型阱DNW由P型基板P-Sub分離。圖6示出了對于圖5的剖面圖的構(gòu)造的等效電路。參照圖5和圖6，根據(jù)本實施方式的半導(dǎo)體集成電路器件，發(fā)現(xiàn)沒有形成由寄生晶體管構(gòu)成的可控硅構(gòu)造。因此，如圖5所示，通過使用深N型阱進行元件分離，從而能夠防止由于來自盤PAD的浪涌電流所帶來的閉鎖。并且，根據(jù)該構(gòu)造，也能夠縮短緩存器電路與邏輯電路之間的距離，并且能夠防止I/o單元40的寬度(圖1的橫方向)的增大。另外，根據(jù)圖5所示的構(gòu)造，即使在I/O緩存器區(qū)域30中流過電流并產(chǎn)生了噪音時，I/O邏輯區(qū)域20中也存在DNW構(gòu)造，因此也具有難以導(dǎo) 致噪音傳播的錯誤動作的有點。(實施方式3)針對實施方式3的半導(dǎo)體集成電路器件，參照附圖進行說明。如參照圖13所述，在相關(guān)技術(shù)的半導(dǎo)體集成電路(圖11、圖12)中在高度方向上那樣地縮小了 I/O單元140的情況下，I/O電源布線143、145和I/O接地布線144、146的寬度變細，并且電源提供特性劣化。在本實施方式中，提供一種解決該問題的半導(dǎo)體集成電路器件。圖7是表示本實施方式的半導(dǎo)體集成電路器件中的電源布線的結(jié)構(gòu)的布局圖。圖7示出了形成在I/O單元40上的布線層上的電源周圍布線。參照圖7，設(shè)置在I/O邏輯區(qū)域20中的I/O邏輯電路、以及設(shè)置在I/O緩存器區(qū)域30中的I/O緩存器電路共用提供I/O電源電位VCCQ的I/O電源布線43，并且共用提供I/O接地電位VSSQ的I/O接地布線44。即，根據(jù)本實施方式的半導(dǎo)體集成電路器件，能夠在I/O緩存器區(qū)域30與I/O邏輯區(qū)域20之間公用I/O電源布線43和I/O接地布線44。如相關(guān)技術(shù)的半導(dǎo)體集成電路器件那樣，在高度方向那樣地縮小了 I/O單元140時，I/O電源布線143、145、以及I/O接地布線144、146的寬度均變細。另一方面，根據(jù)本實施方式，與相關(guān)技術(shù)的半導(dǎo)體集成電路相比，能夠加寬向I/O單元40提供的電源周圍布線、即I/O電源布線43和I/O接地布線44的寬度，并且能夠提供穩(wěn)定的電源，ESD耐受性也得以提聞。圖8是表示本實施方式的半導(dǎo)體集成電路器件中的I/O單元40和電源單元80的結(jié)構(gòu)的框圖和布局圖。圖8 (a)是表示I/O單元40的結(jié)構(gòu)的框圖和布局圖。圖8 (a)示出了I/O單元40與被設(shè)置在核心區(qū)域60(圖2)中的核心邏輯電路61。參照圖8(a)，I/O單元40具備電平移位器電路11、I/O邏輯電路21和I/O緩存器電路37。電平移位器電路11、I/O邏輯電路21和I/O緩存器電路37分別被設(shè)置在圖7的電平移位器區(qū)域10、I/O邏輯區(qū)域20和I/O緩存器區(qū)域30中。I/O緩存器電路37還具備P緩存器(PM0S晶體管)P1、N緩存器(NM0S晶體管)N1、電阻元件R1、R2和二極管元件Dl、D2。P緩存器P1、電阻元件R2、二極管元件D2、二極管元件D1、N緩存器NI和電阻元件Rl分別被設(shè)置在圖7的P緩存器區(qū)域36、寄存器區(qū)域35、二極管元件區(qū)域34、二極管元件區(qū)域33、N緩存器區(qū)域32和寄存器區(qū)域31中。核心邏輯電路61與I/O單元40的電平移位器電路11連接，提供核心電源電位VDD和核心接地電位VSS。電平移位器電路11與核心邏輯電路61、I/O邏輯電路21連接，提供核心電源電位VDD、I/O電源電位VCCQ以及核心接地電位VSS。I/O邏輯電路與電平移位器電路11、以及P緩存器Pl和N緩存器NI的柵極端子連接，提供I/O電源電位VCCQ和I/O接地電位VSSQ。P緩存器Pl連接在I/O電源布線與電阻元件R2之間。電阻元件R2連接在P緩存器Pl與焊盤PAD之間。二極管元件D2連接在I/O電源布線與焊盤PAD之間。N緩存器NI連接在I/O接地布線與電阻元件Rl之間。電阻元件Rl連接在N緩存器NI與焊盤PAD之間。二極管元件Dl連接在I/O接地布線與焊盤PAD之間。參照圖7和圖8(a)，配置有P緩存器Pl的P緩存器區(qū)域36被配置為與配置有電平移位器電路11的電平移位器區(qū)域10相鄰。此時，能夠?qū)﹄娖揭莆黄麟娐?1與P緩存器Pl容易地提供公用的I/o電源電位VCCQ。圖8(b)示出了電源單元80的電路圖和布局圖。圖8(b)與電源單元作為示例示出了 I/o電源提供單元的結(jié)構(gòu)。參照圖8(b)，電源單元80具備電路A和電路B。電路A具備電容元件Cl、電阻元件R3 R6、以及逆變器IN1、IN2。另一方面，電路B具備電阻元件R7、MOS晶體管Ml和二極管元件D3。
關(guān)于電源單元 80，如圖8 (b)的下部所示，通過將配置有電路A的電路A區(qū)域81與配置有電路B的電路B區(qū)域82彼此并列配置在平行于核心區(qū)域60的邊的方向(圖1的橫方向)上，與圖8(a)所示的 I/O單元40—樣，也能夠縮小縱方向(圖8(b))的尺寸。(實施方式4)針對實施方式4的半導(dǎo)體集成電路器件，參照附圖進行說明。本實施方式提供實施方式I的半導(dǎo)體集成電路器件的I/o單元40的變形例。圖9是表示本實施方式的半導(dǎo)體集成電路器件的結(jié)構(gòu)的布局圖。在實施方式I中，如圖1所示，對設(shè)有電平移位器電路的電平移位器區(qū)域10與設(shè)有I/O邏輯電路的I/O邏輯區(qū)域20進行了分割。在本實施方式中，通過將電平移位器電路的一部分移動到I/O邏輯區(qū)域中，從而進一步縮短的I/O單元40的高度(圖9的縱方向)。參照圖8(a)和圖9，配置有電平移位器電路11的電平移位器區(qū)域10具有設(shè)有提供I/O電源電位VCCQ的電路的I/O電位區(qū)域12，該I/O電源電位VCCQ被提供至I/O邏輯電路21，并且還具有設(shè)有提供核心電源電位VDD的電路的核心電位區(qū)域13，該核心電源電位VDD被提供至核心邏輯電路61。因此，在本實施方式中，將I/O電位區(qū)域12設(shè)置在I/O邏輯區(qū)域20的內(nèi)部，并且將核心電位區(qū)域13設(shè)置在核心區(qū)域60 (圖9中未圖示)與I/O邏輯區(qū)域20、I/O緩存器區(qū)域30之間。根據(jù)本實施方式的結(jié)構(gòu)(圖9(b))，與將構(gòu)成電平移位器電路11的全部電路配置在電平移位器區(qū)域10中的結(jié)構(gòu)(圖9(a))相比，能夠進一步降低I/O單元40的高度。(實施方式5)針對第5實施方式的半導(dǎo)體集成電路器件，參照附圖進行說明。本實施方式提供電源單元(圖8(b))的變形例。圖10是表示本實施方式的半導(dǎo)體集成電路器件的結(jié)構(gòu)的布局圖。作成將圖8(b)所示的電源單元80的電路B排列成2列的電源單元，并且利用各單元之間的空間配置電源單元80的電路A。由此，能夠不增加橫方向(圖10的橫方向)的面積，強化ESD耐受性。另外，如圖10所示，也能夠在各單元之間空出的空間中配置電源間電容單元，實現(xiàn)電源的穩(wěn)定化。將上述專利文獻等現(xiàn)有技術(shù)文獻的各公開內(nèi)容通過引用編入在本文中。在本發(fā)明的全部公開內(nèi)容(包含權(quán)利要求)的框架內(nèi)，能夠進一步基于其基本技術(shù)思想來變更調(diào)整實施方式。并且，能夠在本發(fā)明的權(quán)利要求范圍的框架內(nèi)選擇或組合各種公開要素(包含各權(quán)利要求項的各要素、各實施例的各要素、各附圖的各要素等)。即，本發(fā)明當然包括包含權(quán)利要求范圍在內(nèi)的全部公開的內(nèi)容、根據(jù)技術(shù)思想本領(lǐng)域的技術(shù)人員可以進行的各種變形、修改。`
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，在核心區(qū)域的周圍配置有電平移位器電路、以及包含I/O邏輯電路和I/O緩存器電路的I/o單元，其中， 配置有所述I/o邏輯電路的I/O邏輯區(qū)域和配置有所述I/O緩存器電路的I/O緩存器區(qū)域，與配置有針對所述I/o單元的焊盤的區(qū)域重合，并且彼此并列配置在與所述核心區(qū)域的邊平行的方向上。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路器件，其中， 構(gòu)成所述I/o邏輯區(qū)域的深N型阱和構(gòu)成所述I/O緩存器區(qū)域的深N型阱彼此分離。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體集成電路器件，其中， 所述I/o邏輯電路和所述I/O緩存器電路共用提供第一電位的第一布線，并且共用提供第二電位的第二布線。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路器件，其中， 所述第一電位和所述第二電位分別是針對所述I/O緩存器電路和所述I/O邏輯電路的電源電位和接地電位。
5.根據(jù)權(quán)利要求3或4所述的半導(dǎo)體集成電路器件，其中， 所述I/o緩存器電路具有P緩存器與N緩存器， 配置有所述P緩存器的P緩存器區(qū)域被配置為與配置有所述電平移位器電路的電平移位器區(qū)域相鄰。
6.根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路器件，其中， 所述I/O緩存器區(qū)域包含PMOS晶體管、NMOS晶體管、第一電阻元件和第二電阻元件、以及第一二極管元件和第二二極管元件， 所述PMOS晶體管的柵極端子與所述I/O邏輯電路連接，所述PMOS晶體管的源極端子或漏極端子的一方與背柵極端子以及所述第一布線連接，另一方與所述第一電阻元件的第一端子連接， 所述第一電阻元件的第二端子與所述焊盤連接， 所述第一二極管元件連接在所述第一布線與所述焊盤之間， 所述NMOS晶體管的柵極端子與所述I/O邏輯電路連接，所述NMOS晶體管的源極端子或漏極端子的一方與背柵極端子以及所述第二布線連接，另一方與所述第二電阻元件的第一端子連接， 所述第二電阻元件的第二端子與所述焊盤連接， 所述第二二極管元件連接在所述第二布線與所述焊盤之間。
7.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體集成電路器件，其中， 配置有所述電平移位器電路的電平移位器區(qū)域具有第一電位區(qū)域與第二電位區(qū)域，該第一電位區(qū)域設(shè)有提供第一電源電位的電路，且該第一電源電位被提供至所述I/o邏輯電路；該第二電位區(qū)域設(shè)有提供第二電源電位的電路，且該第二電源電位被提供至所述核心邏輯電路， 所述第一電位區(qū)域被設(shè)置在所述I/o邏輯區(qū)域的內(nèi)部， 所述第二電位區(qū)域被設(shè)置在所述核心區(qū)域和所述I/o邏輯區(qū)域、所述I/O緩存器區(qū)域之間。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路器件，其能夠降低I/O單元的高度并防止寬度增大，從而削減I/O單元所占據(jù)的區(qū)域面積。該半導(dǎo)體集成電路器件，其在核心區(qū)域的周圍配置有電平移位器電路、以及包含I/O邏輯電路和I/O緩存器電路的I/O單元，配置有I/O邏輯電路的I/O邏輯區(qū)域和配置有I/O緩存器電路的I/O緩存器區(qū)域與配置有針對I/O單元的焊盤的區(qū)域重合，并且彼此并列地配置在與核心區(qū)域的邊平行的方向上。
文檔編號H01L27/02GK103066071SQ20121040704
公開日2013年4月24日 申請日期2012年10月17日 優(yōu)先權(quán)日2011年10月18日
發(fā)明者坂本和夫, 森野直純, 田中一雄, 石塚?？?申請人:瑞薩電子株式會社