本申請要求于2015年7月2日提交的標題為“fin field effect transistor(FinFET)device structure and method for forming the same”的美國臨時專利第62/188,028號的優(yōu)先權(quán)，其全部內(nèi)容通過引用結(jié)合于此。本申請涉及以下共同代決和共同轉(zhuǎn)讓的專利申請：于2015年11月16日提交的標題為“Fin field effect transistor(FinFET)device structure and method for forming the same”的美國第14/942,491號，其全部內(nèi)容通過引用結(jié)合于此(申請人代理卷號P20150483US01)。

技術(shù)領(lǐng)域

本發(fā)明實施例涉及鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)及其形成方法。

背景技術(shù)：

半導(dǎo)體器件用于各種電子應(yīng)用中，諸如個人計算機、手機、數(shù)碼相機、以及其他電子設(shè)備。通過在半導(dǎo)體襯底上方依次沉積絕緣層或介電層、導(dǎo)電層和半導(dǎo)體材料層，和使用光刻圖案化各個材料層以在其上形成電路組件和元件來制造半導(dǎo)體器件。通常在單個半導(dǎo)體晶圓上制造許多集成電路，并且通過沿著劃線在集成電路之間鋸切來分割晶圓上的單獨的管芯。例如，通常以多芯片模式或者以其他的封裝類型來單獨地封裝單個管芯。

在半導(dǎo)體器件的制造中，半導(dǎo)體器件的尺寸已經(jīng)不斷降低以增加器件密度。因此，提供了多層互連結(jié)構(gòu)?；ミB結(jié)構(gòu)可以包括一個或多個導(dǎo)電線和通孔層。

雖然現(xiàn)有的互連結(jié)構(gòu)和制造互連結(jié)構(gòu)的方法通常已經(jīng)滿足于他們的預(yù)期目的，但是它們并非在所有方面都盡如人意。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一些實施例，提供了一種鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，包括：鰭結(jié)構(gòu)，形成在襯底上方；以及柵極結(jié)構(gòu)，橫越在所述鰭結(jié)構(gòu)上方，其中，所述柵極結(jié)構(gòu)包括柵電極層，所述柵電極層包括位于所述鰭結(jié)構(gòu)之上的上部和位于鰭結(jié)構(gòu)下方的下部，在所述上部和所述下部之間形成有虛擬界面，并且所述下部具有從所述虛擬界面至所述下部的底面逐漸減小的減小的寬度。

根據(jù)本發(fā)明的另一些實施例，還提供了一種鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，包括：鰭結(jié)構(gòu)，形成在襯底上方；隔離結(jié)構(gòu)，形成在所述襯底上方，其中，所述鰭結(jié)構(gòu)的部分嵌入在所述隔離結(jié)構(gòu)中；以及第一柵極結(jié)構(gòu)，橫越在所述鰭結(jié)構(gòu)上方，其中，第一柵極結(jié)構(gòu)包括第一柵電極層，第一柵電極層包括位于鰭結(jié)構(gòu)之上的上部和位于鰭結(jié)構(gòu)下方的下部，并且所述下部具有倒梯形形狀。

根據(jù)本發(fā)明的又一些實施例，還提供了一種用于形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法，包括：在襯底上方形成鰭結(jié)構(gòu)；在所述襯底上方形成隔離結(jié)構(gòu)，其中，所述鰭結(jié)構(gòu)的部分嵌入在所述隔離結(jié)構(gòu)中；以及在所述鰭結(jié)構(gòu)和所述隔離結(jié)構(gòu)上方形成柵極結(jié)構(gòu)，其中，所述柵極結(jié)構(gòu)包括柵電極層，所述柵電極層包括位于鰭結(jié)構(gòu)之上的上部和位于鰭結(jié)構(gòu)下方的下部，并且所述下部具有從虛擬界面至所述下部的底面逐漸減小的減小的寬度，所述虛擬界面形成在所述上部和所述下部之間。

附圖說明

當結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明的方面。應(yīng)該強調(diào)的是，根據(jù)工業(yè)中的標準實踐，各個部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意地增大或減小。

圖1示出了根據(jù)本發(fā)明的一些實施例的位于鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)上的互連結(jié)構(gòu)的三維視圖。

圖2A至圖2M示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應(yīng)晶體 管(FinFET)器件結(jié)構(gòu)的各個階段的截面圖示。

圖3示出了根據(jù)本發(fā)明的一些實施例的鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的頂視圖。

圖4A至圖4F示出了根據(jù)一些實施例的形成FinFET器件結(jié)構(gòu)的各個階段的截面圖示。

圖4D’示出了根據(jù)本發(fā)明的一些實施例的圖4D的區(qū)域A的放大視圖。

圖5A至圖5C示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的截面圖示。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)本發(fā)明的不同特征的不同實施例或?qū)嵗?。以下將描述組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。此外，本發(fā)明可以在各個實例中重復(fù)參考標號和字符。這種重復(fù)是為了簡化和清楚的目的，并且其本身并不表示所論述多個實施例和/或配置之間的關(guān)系。

描述了實施例的一些變化例。在各個視圖和示例性實施例中，相同的參考標號用于代表相同的元件。應(yīng)當理解，可以在該方法之前、期間和之后提供額外的操作，并且對于該方法的其他實施例，可以替換或消除一些操作。

提供了形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的實施例。圖1示出了根據(jù)本發(fā)明的一些實施例的鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的透視圖。

參考圖1A，提供了襯底102。該襯底102可以由硅或其他半導(dǎo)體材料制成?？蛇x地或額外地，該襯底102可以包括其他元素半導(dǎo)體材料，諸如鍺。在一些實施例中，襯底102是由諸如碳化硅、砷化鎵、砷化銦或磷化銦的化合物半導(dǎo)體制成的。在一些實施例中，襯底102是由諸如硅鍺、碳 化硅鍺、磷砷化鎵或磷銦化鎵的合金半導(dǎo)體制成的。在一些實施例中，襯底102包括外延層。例如，該襯底102具有位于塊狀半導(dǎo)體上面的外延層。

FinFET器件結(jié)構(gòu)100還包括從襯底102延伸的一個或多個鰭結(jié)構(gòu)104(例如，Si鰭)。鰭結(jié)構(gòu)104可以任選地包括鍺?？刹捎弥T如光刻和蝕刻工藝的適當?shù)墓に囆纬肾捊Y(jié)構(gòu)104。在一些實施例中，使用干蝕刻或等離子體工藝從襯底102蝕刻鰭結(jié)構(gòu)104。

諸如淺溝槽隔離(STI)結(jié)構(gòu)的隔離結(jié)構(gòu)108形成為圍繞鰭結(jié)構(gòu)104。如圖1所示，在一些實施例中，鰭結(jié)構(gòu)104的下部由隔離結(jié)構(gòu)108圍繞，和鰭結(jié)構(gòu)104的上部從隔離結(jié)構(gòu)108突出。也就是說，隔離結(jié)構(gòu)108的一部分嵌入在隔離結(jié)構(gòu)108中。隔離結(jié)構(gòu)108防止電氣干擾或串擾。

FinFET器件結(jié)構(gòu)100還包括柵極堆疊結(jié)構(gòu)，柵極堆疊結(jié)構(gòu)包括柵電極層144和柵極介電層142。柵極堆疊結(jié)構(gòu)形成在鰭結(jié)構(gòu)104的中心部分上方。在一些實施例中，在鰭結(jié)構(gòu)104上方形成多個柵極堆疊結(jié)構(gòu)。在柵極結(jié)構(gòu)中也可以存在多個其他層，例如，覆蓋層、界面層、間隔元件和/或其他合適的部件。

柵極介電層142可以包括介電材料，諸如氧化硅、氮化硅、氮氧化硅、具有高介電常數(shù)(高k)的介電材料或它們的組合。高k介電材料的實例包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金，氧化鉿硅，氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯等或它們的組合。

柵電極層144可以包括多晶硅或金屬。金屬包括氮化鉭(TaN)，硅化鎳(NiSi)，硅化鈷(CoSi)、鉬(Mo)、銅(Cu)、鎢(W)、鋁(Al)、鈷(Co)、鋯(Zr)，鉑(Pt)，或其他適用的材料。可以在后柵極工藝(或柵極替換工藝)中形成柵電極層144。在一些實施例中，柵極堆疊結(jié)構(gòu)包括附加層，諸如界面層、覆蓋蓋層、擴散/阻擋層或其他適用的層。

鰭結(jié)構(gòu)104包括被柵電極層144和柵極介電層142圍繞或包裹的溝道區(qū)114?？梢該诫s鰭結(jié)構(gòu)104以提供用于n型FinFET(NMOS器件)或P型FinFET(PMOS器件)的合適的溝道?？梢允褂弥T如離子注入工藝、擴散工藝、退火工藝、其他適用的工藝或它們的組合的合適的工藝摻雜鰭結(jié)構(gòu)104。鰭結(jié)構(gòu)104包括位于源極區(qū)112和漏極區(qū)116之間的溝道區(qū)114。 FinFET器件100可以是包括在微處理器、存儲器單元(例如，靜態(tài)隨機存取存儲器(SRAM))，和/或其他集成電路中的器件。

圖2A至圖2M示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的各個階段的截面圖示。

參考圖2A，在襯底102上形成介電層204和硬掩模層206，并且在硬掩模層206上形成光刻膠層208?？梢酝ㄟ^圖案化工藝圖案化光刻膠層208。圖案化工藝包括光刻工藝和蝕刻工藝。光刻工藝包括光刻膠涂布(例如，旋涂)，軟烘烤，掩模對準、曝光，曝光后烘烤，顯影光刻膠、水洗和干燥(例如，硬烘烤)。該蝕刻工藝包括干蝕刻工藝或濕蝕刻工藝。

介電層204是襯底102和硬掩模層206之間的緩沖層。此外，當去除硬掩模層206時，介電層204用作停止層。介電層204可以由氧化硅制成。硬掩模層206可以由氧化硅、氮化硅、氮氧化硅，或其他適用的材料制成。在一些其他的實施例中，在介電層204上形成一個以上的硬掩模層206。

通過諸如化學汽相沉積(CVD)工藝、高密度等離子體化學汽相沉積(HDPCVD)工藝，旋涂工藝，濺射工藝，或其他適用的工藝的沉積工藝形成介電層204和硬掩模層206。

如圖2B所示，根據(jù)一些實施例，在圖案化光刻膠層208之后，通過使用圖案化的光刻膠層208作為掩模來圖案化介電層204和硬掩模層206。結(jié)果，獲得圖案化的介電層204和圖案化的硬掩模層206。之后，去除圖案化的光刻膠層208。

之后，通過將圖案化的介電層204和圖案化的硬掩模層206用作掩模對襯底102實施蝕刻工藝以形成鰭結(jié)構(gòu)104。該蝕刻工藝可以是干蝕刻工藝或濕蝕刻工藝。蝕刻工藝可以是時間控制的工藝，并持續(xù)到鰭結(jié)構(gòu)104達到預(yù)定的高度。

應(yīng)注意的是，鰭結(jié)構(gòu)104的數(shù)目可根據(jù)實際應(yīng)用進行調(diào)整，且不限于一個鰭結(jié)構(gòu)104。在一些實施例中，鰭結(jié)構(gòu)104具有從頂部到下部的逐漸增大的寬度。

之后，如圖2C所示，根據(jù)一些實施例，在鰭結(jié)構(gòu)104上形成介電材料107。在一些實施例中，介電材料107是由氧化硅、氮化硅、氮氧化硅、氟 摻雜的硅酸鹽玻璃(FSG)，或其他低k介電材料制成的?？梢酝ㄟ^化學汽相沉積(CVD)工藝、旋涂玻璃工藝或另一個適用的工藝沉積介電材料107。

之后，如圖2D所示，根據(jù)一些實施例，減薄或平坦化介電材料107以形成隔離結(jié)構(gòu)108。在一些實施例中，通過化學機械拋光(CMP)工藝減薄介電材料107。其結(jié)果是，鰭結(jié)構(gòu)104的頂部部分被暴露，并且去除了介電層204和硬掩模層206。隔離結(jié)構(gòu)108的頂面與鰭結(jié)構(gòu)104的頂面平齊。

之后，如圖2E所示，根據(jù)一些實施例，去除隔離結(jié)構(gòu)108的頂部。作為一個結(jié)果，鰭結(jié)構(gòu)104從隔離結(jié)構(gòu)108突出。換言之，鰭結(jié)構(gòu)104的頂部高于隔離結(jié)構(gòu)108。通過濕蝕刻工藝或干蝕刻工藝去除隔離結(jié)構(gòu)108的頂部部分。剩下的隔離結(jié)構(gòu)108看做為淺槽隔離(STI)結(jié)構(gòu)。

之后，如圖2F所示，根據(jù)一些實施例，在鰭結(jié)構(gòu)104和隔離結(jié)構(gòu)108上方形成偽柵電極層110。

在一些實施例中，偽柵電極層110是由導(dǎo)電或非導(dǎo)電材料制成的。在一些實施例中，偽柵電極層110是由多晶硅制成的。通過諸如化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)，高密度等離子體CVD(HDPCVD)、金屬有機CVD(MOCVD)，或等離子增強CVD(PECVD)的沉積工藝形成偽柵電極層110。

如圖2G所示，根據(jù)一些實施例，在形成偽柵電極層110之后，在偽柵電極層110上方形成第一硬掩模層212a和第二硬掩模層212b。在第二硬掩模層212b上方形成光刻膠層214。之后，圖案化光刻膠層214以形成圖案化的光刻膠層214。圖案化的光刻膠層214用于在隨后的工藝中保護下面的層不被蝕刻。

之后，如圖2H所示，根據(jù)一些實施例，圖案化第一硬掩模層212a和第二硬掩模層212b，去除偽柵電極層110的一部分以形成偽柵極結(jié)構(gòu)110’。通過諸如濕蝕刻工藝或干蝕刻工藝的蝕刻工藝121去除偽柵電極層110的部分。

偽柵極結(jié)構(gòu)110’包括位于鰭結(jié)構(gòu)104的頂面之上的上部110a和位于鰭 結(jié)構(gòu)104的頂面下方的下部110b。上部110a具有基本上垂直側(cè)側(cè)壁并且下部110b具有傾斜的側(cè)壁。下部110b具有倒梯形形狀(在圖4D’中顯示)。

上部110a具有第一寬度W₁的頂面，和下部110b具有第二寬度W₂的底面。虛擬界面形成在上部110a和下部110b之間。虛擬界面具有第三寬度W₃。下部110b具有逐漸減小的寬度，該逐漸減小的寬度從虛擬界面至下部110b的底面逐漸減小。

在一些實施例中，第一寬度W₁大于第二寬度W₂。在一些實施例中，第二寬度W₂小于或等于第三寬度W₃。在一些實施例中，第三寬度W₃和第二寬度W₂之間的差值(ΔW＝W₃-W₂)在從約0nm至約15nm的范圍內(nèi)。如果差值(ΔW)大于15nm，則偽柵極結(jié)構(gòu)110的下部110b可能太小而無法支撐上部110a。如果差值小于0nm，可能難以形成源極/漏極(S/D)結(jié)構(gòu)116(圖2J顯示)。

虛擬界面用于限定兩個部分，并且在上部110a和下部110b之間沒有形成實際界面。該界面可以看作上部110a的底面。此外，該界面可以看作下部110b的頂面。在一些實施例中，虛擬界面與鰭結(jié)構(gòu)104的頂面基本上平齊。

如果偽柵極結(jié)構(gòu)110’的上部在水平方向上具有延伸部分，當偽柵極結(jié)構(gòu)110’被柵極結(jié)構(gòu)取代時，柵極結(jié)構(gòu)可以突出。突出的柵極結(jié)構(gòu)可以與鄰近突出的柵極結(jié)構(gòu)形成的接觸結(jié)構(gòu)接觸。結(jié)果，可能發(fā)生電短路問題。更具體地，柵電極層144的突出問題可能降低FinFET器件結(jié)構(gòu)100的性能。

襯底102是晶圓的一部分。在一些實施例中，該晶圓包括中心區(qū)域和邊緣區(qū)域，并且與在中心區(qū)域相比，晶圓的邊緣區(qū)域中的突出問題加劇。因此，應(yīng)當良好地控制邊緣區(qū)域中的蝕刻氣體。

為了防止突出的問題，如圖2H所示，蝕刻偽柵極結(jié)構(gòu)110’以形成基本上垂直的上部110a和位于鰭結(jié)構(gòu)104下方的有缺口的下部110b。換句話說，偽柵極結(jié)構(gòu)110’的帶缺口的下部110b具有凹進的側(cè)壁部分。

此外，應(yīng)該指出的是，第二寬度W₂小于或等于第三寬度W₃，因此防止了漏致勢壘降低(DIBL)效應(yīng)。此外，當?shù)谝粚挾萕₁大于第二寬度W₂時，防止了擊穿電壓(Vbd)的拖尾的問題(Vbd分布在較寬的電壓值范圍 內(nèi))。

上部110a具有第一高度H₁和下部110b具有第二高度H₂。在一些實施例中，第一高度H₁大于第二高度H₂。第一高度H₁高于第二高度H₂用于填充更多的金屬材料，該金屬材料將在隨后的工藝中形成在鰭結(jié)構(gòu)104之上。

如圖2I所示，根據(jù)一些實施例，在形成偽柵極結(jié)構(gòu)110’之后，在偽柵極結(jié)構(gòu)110’的相對側(cè)壁上形成間隔件212。在一些實施例中，間隔件212是由氮化硅、碳化硅、氮氧化硅、碳化硅、氧化硅、硅氫，其他適用的材料，或它們的組合制成的。

之后，去除鰭結(jié)構(gòu)104的頂部以形成凹槽(未示出)，和如圖2J中所示，根據(jù)一些實施例，在凹槽中形成源極/漏極(S/D)結(jié)構(gòu)116。

在一些實施例中，S/D結(jié)構(gòu)116是應(yīng)變的源極/漏極結(jié)構(gòu)。在一些實施例中，通過外延(epi)工藝在鰭結(jié)構(gòu)104的凹槽中生長應(yīng)變材料來形成S/D結(jié)構(gòu)116。

此外，應(yīng)變材料的晶格常數(shù)可能不同于襯底102的晶格常數(shù)。

在一些實施例中，源極/漏極結(jié)構(gòu)116包括Ge,SiGe,InAs,InGaAs,InSb,GaAs,GaSb,InAlP,InP,或它們的組合。外延工藝可以包括選擇性外延生長(SEG)工藝，CVD沉積技術(shù)(如汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、或其他合適的外延工藝。

在一些實施例中，在形成S/D結(jié)構(gòu)116之后，在S/D結(jié)構(gòu)116和偽柵極結(jié)構(gòu)110’上形成接觸蝕刻停止層(CESL)(未顯示)。在一些實施例中，接觸蝕刻停止層是由氮化硅，氮氧化硅，和/或其他適用的材料制成的。接觸蝕刻停止層可以采用等離子體增強CVD、低壓CVD、ALD、或其他適用的工藝形成。

之后，如圖2K所示，根據(jù)一些實施例，在襯底102上方的鰭結(jié)構(gòu)104上方形成層間介電(ILD)材料。在一些實施例中，層間介電(ILD)材料形成在隔離結(jié)構(gòu)108上方并且然后被平坦化以形成ILD結(jié)構(gòu)136。

如圖2L所示，根據(jù)一些實施例，在形成ILD結(jié)構(gòu)136之后，通過在ILD結(jié)構(gòu)136中形成溝槽138來去除偽柵極結(jié)構(gòu)110’。通過執(zhí)行蝕刻工藝除去偽柵極結(jié)構(gòu)110’。應(yīng)該注意的是，不去除鰭結(jié)構(gòu)104，并且因此，通 過溝槽138暴露鰭結(jié)構(gòu)104的中間部分。

如圖2M所示，根據(jù)一些實施例，在形成溝槽138之后，在溝槽138中依次形成柵極介電層142和柵電極144。因此，得到包括柵極介電層142和柵電極層144的柵極結(jié)構(gòu)146。

柵極介電層142具有高于鰭結(jié)構(gòu)104的頂面的上部和低于鰭結(jié)構(gòu)104的頂面的下部。柵極介電層142的上部具有恒定的寬度，并且柵極介電層142的下部具有不同的寬度。

在一些實施例中，該柵極介電層142采用高k介電材料制成。高k介電材料可以包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金，氧化鉿硅，氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦，氧化鉿鋯等。

柵電極層144具有高于鰭結(jié)構(gòu)104的頂面的上部和低于鰭結(jié)構(gòu)104的頂面的下部。柵電極層144的上部具有恒定的寬度，并且柵電極層144的下部具有不同的寬度。

在一些實施例中，柵電極層144是由金屬材料制成的。金屬材料可以包括N-功函金屬或P-功函金屬。N-功函金屬包括鎢(W)、銅(Cu)、鈦(Ti)，銀(Ag)、鋁(Al)、鈦鋁合金(TiAl)，氮化鋁鈦(TiAlN)，碳化鉭(TaC)、碳氮化鉭(TaCN)，氮化硅鉭(TaSiN)、錳(Mn)、鋯(Zr)或它們的組合。P-功函金屬包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)或它們的組合。

如圖2M所示，柵電極層144具有上部144a和下部144b。上部144a具有基本上垂直的側(cè)壁并且下部144b具有傾斜的側(cè)壁。下部144b具有從下部144b的虛擬表面至下部144b的底面逐漸減小的減小的寬度。應(yīng)當指出的是，柵電極層144的上部144a具有基本上垂直的側(cè)壁以防止突出部分與接觸結(jié)構(gòu)接觸。此外，當?shù)酌娴牡诙挾萕2小于或等于虛擬表面的第三寬度W3時，防止了漏致勢壘降低(DIBL)效應(yīng)。因此，提高了FinFET結(jié)構(gòu)100的性能。

柵電極層144的上部144a具有第一高度，和柵電極層144的下部144b具有第二高度。第一高度高于第二高度，以在鰭結(jié)構(gòu)104之上填充更多的金屬材料。

圖3示出了根據(jù)本發(fā)明的一些實施例的鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的頂視圖。FinFET器件結(jié)構(gòu)100包括多個鰭結(jié)構(gòu)104和多個柵極結(jié)構(gòu)110。柵極結(jié)構(gòu)110橫跨在鰭結(jié)構(gòu)104上方。FinFET器件結(jié)構(gòu)100被隔離結(jié)構(gòu)108圍繞。

如圖3所示，鰭結(jié)構(gòu)104基本上彼此平行。柵極結(jié)構(gòu)110也可以彼此平行并且基本上垂直于鰭結(jié)構(gòu)104。在一些實施例中，當從頂部看時，柵極結(jié)構(gòu)110也被稱為柵電極線。

第一柵極晶體管300a和第二柵極晶體管300b形成在第一鰭結(jié)構(gòu)104a上方。第三柵極晶體管300c和第四柵極晶體管300d形成在第二鰭結(jié)構(gòu)104b上方。

圖4A至圖4F示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的各個階段的截面圖示。圖4A至圖4F是沿著圖3的AA’線截取的截面圖示。

參考圖4A，在第一鰭結(jié)構(gòu)104a，第二鰭結(jié)構(gòu)104b和隔離結(jié)構(gòu)108上方形成柵電極層110。隔離結(jié)構(gòu)108的頂面低于鰭結(jié)構(gòu)104的頂面。隨后，在柵電極層110上方形成第一硬掩模層212a和第二硬掩模層212b。

在形成第二硬掩模層212b后，如圖4B所示，根據(jù)本發(fā)明的一些實施例，在第二硬掩模層212b上方形成光刻膠層214。之后，圖案化光刻膠層214。

如圖4C所示，根據(jù)披露的一些實施例，在圖案化光刻膠層214之后，圖案化第一硬掩模層212a的一部分和第二硬掩模層212b的一部分以形成溝槽352。

在形成溝槽352之后，如圖4D所示，根據(jù)本發(fā)明的一些實施例，通過將第一硬掩模層212a和第二硬掩模層212b作為掩模來圖案化柵電極層110的一部分。其結(jié)果是，第一溝槽354形成在鰭結(jié)構(gòu)104之上和在柵電極層110中。第二溝槽356形成在隔離結(jié)構(gòu)108上方和形成在柵電極層110中。

通過蝕刻工藝121去除柵電極層110的部分。在一些實施例中，蝕刻工藝是等離子體工藝。等離子體工藝包括使用蝕刻氣體，諸如氫溴酸。在 一些實施例中，在等離子體工藝中也使用氦氣(He)和氧氣(O₂)。在蝕刻工藝中，蝕刻氣體的流速在從約700sccm至約1000sccm的范圍內(nèi)。如果流速小于700sccm，則蝕刻選擇性可能較差。如果流速大于1000sccm，則蝕刻速率可能很難控制。

在一些實施例中，在從約350瓦到約1500瓦的范圍內(nèi)的功率下實施等離子體工藝。如果功率小于350瓦，則蝕刻選擇性差。如果功率大于1500瓦，則蝕刻速率可能難以控制。在一些實施例中，在從約10托至約100托的范圍內(nèi)的壓力下實施等離子體工藝。如果壓力低于10托，則蝕刻選擇性差。如果壓力大于100托，則蝕刻速率可能難以控制。

應(yīng)注意的是，該襯底102是晶圓的一部分，而晶圓包含中心區(qū)域和邊緣區(qū)域。與在晶圓的中心區(qū)域中的寬度相比，在晶圓的邊緣區(qū)域中的第二寬度W₂的尺寸很難控制。為了使得第二寬度W₂小于或等于第三寬度W₃，在一些實施例中，邊緣區(qū)域中蝕刻氣體的量與所有區(qū)域中蝕刻氣體的量的比率在從約50體積％至約90體積％的范圍內(nèi)。如果蝕刻氣體的比率小于50體積％或者大于90體積％，則位于中心區(qū)域和邊緣區(qū)域之間的負載效應(yīng)可能較大，并且因此，難以控制第一寬度W₁或者第二寬度W₂的尺寸。

圖4D’示出了根據(jù)本發(fā)明的一些實施例的圖4D中的區(qū)域A的放大視圖。如圖4D’所示，柵電極層110包括上部110a和下部110b。上部110a位于高于鰭結(jié)構(gòu)104a，104b的頂面的位置。下部110b位于低于鰭結(jié)構(gòu)104a，104b的頂面的位置。柵電極層110的上部110a具有基本上垂直的側(cè)壁并且柵電極層110的下部110b具有傾斜側(cè)壁。

在上部110a和下部110b之間形成界面。該界面不是真正的邊界，而是用于限定柵電極層110的形狀。界面可以被認為是上部110a的底面。此外，該界面可以被認為是下部110b的頂面。在一些實施例中，上部110a的側(cè)壁與虛擬界面之間的角度θ是從約85度到約95度的范圍內(nèi)。

上部110a具有均勻的寬度，和下部110b具有變化的寬度。上部110a具有第一寬度W₁，界面具有第三寬度W₃。下部110b的底面有第二寬度W₂。在一些實施例中，第一寬度W₁大于第二寬度W₂，和第二寬度W₂小于第三寬度W₃。在一些實施例中，第三寬度W₃和第二寬度W₂之間的差 異(ΔW＝W₃-W₂)是在從約0納米到約15納米的范圍內(nèi)。如果差異(ΔW)大于15nm，則偽柵電極層110的下部110b可能太小而無法支撐上部110a。如果差值小于0納米，則難以形成源極/漏極(S/D)結(jié)構(gòu)116。

之后，去除第一硬掩模層212a和第二硬掩模層212b，和在偽柵極結(jié)構(gòu)110的相對的側(cè)壁上形成間隔件212。接下來，如圖4所示，按照披露的一些實施例，將介電材料填充至溝槽354，356內(nèi)和柵電極層110上作為掩模。

在填充介電材料之后，通過諸如化學機械拋光工藝(CMP)的平坦化的工藝去除位于溝槽354，356外的介電材料的一部分。作為一個結(jié)果，形成ILD結(jié)構(gòu)136。ILD結(jié)構(gòu)136是在相鄰的兩個柵極結(jié)構(gòu)146之間形成。ILD結(jié)構(gòu)136包括上部和下部，而下部比上部寬。

之后，如圖4F所示，按照披露的一些實施例，去除柵電極層110以形成溝槽(未顯示)，并且在溝槽中依次形成柵極介電層142和柵電極層144。在一些實施例中，柵極介電層142是高介電常數(shù)(高k)介電層和柵電極144是金屬柵電極。換句話說，在鰭結(jié)構(gòu)104上形成HK/MG堆疊結(jié)構(gòu)。

如圖4F所示，柵極介電層142和柵電極層144分為四個部分，并且分別形成第一晶體管300a、和第二晶體管300b、第三晶體管300c和第四晶體管300d。第一晶體管300a、和第二晶體管300b、第三晶體管300c和第四晶體管300d中的每個均由柵極介電層142和柵電極層144構(gòu)成。ILD結(jié)構(gòu)136位于第一晶體管300a和第二晶體管300b之間。此外，ILD結(jié)構(gòu)136位于第三晶體管300c和第四晶體管300d之間。

圖5A至圖5C示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的各個階段的界面圖。圖5A至圖5C是沿著圖3的BB’線截取的截面圖示。

如圖5A中所示，在柵電極層110上方形成第一硬掩模層212a和第二硬掩模層212b。

之后，如圖5B所示，根據(jù)本發(fā)明的一些實施例，圖案化第一硬掩模層212a和第二硬掩模層212b以形成圖案化的第一硬掩模層212a和圖案化的第二硬掩模層212b。

之后，如圖5C所示，根據(jù)本發(fā)明的一些實施例，蝕刻柵電極層110 以形成上部110a和下部110b。

提供了形成FinFET器件結(jié)構(gòu)及其形成方法的實施例。FinFET器件結(jié)構(gòu)包括形成在襯底上方的鰭結(jié)構(gòu)和形成在鰭結(jié)構(gòu)上方的柵極結(jié)構(gòu)。柵極結(jié)構(gòu)包括上部和下部。上部有基本垂直的側(cè)壁，和下部具有從頂部至底部逐漸呈錐形的傾斜側(cè)壁。上部的基本垂直側(cè)壁用于防止突出問題。虛擬界面形成在上部和下部之間，當下部的底面的第二寬度小于或等于虛擬界面的第三寬度時，防止了漏致勢壘降低(DIBL)效應(yīng)。因此，改進了FinFET器件結(jié)構(gòu)的性能和可靠性。

在一些實施例中，提供了一種FinFET器件結(jié)構(gòu)。FinFET器件結(jié)構(gòu)包括：鰭結(jié)構(gòu)，形成在襯底上方；以及柵極結(jié)構(gòu)，橫越在鰭結(jié)構(gòu)上方。柵極結(jié)構(gòu)包括柵電極層，柵電極層包括位于鰭結(jié)構(gòu)之上的上部和位于鰭結(jié)構(gòu)下方的下部，在上部和下部之間形成虛擬界面，并且下部具有從虛擬界面至下部的底面逐漸減小的減小的寬度。

在一些實施例中，提供了一種FinFET器件結(jié)構(gòu)。FinFET器件結(jié)構(gòu)包括：鰭結(jié)構(gòu)，形成在襯底上方；隔離結(jié)構(gòu)，形成在襯底上方。鰭結(jié)構(gòu)的部分嵌入在隔離結(jié)構(gòu)中。FinFET器件結(jié)構(gòu)包括橫越在鰭結(jié)構(gòu)上方的第一柵極結(jié)構(gòu)，和第一柵極結(jié)構(gòu)包括第一柵電極層，第一柵電極層包括位于鰭結(jié)構(gòu)之上的上部和位于鰭結(jié)構(gòu)下方的下部。下部具有倒梯形形狀。

在一些實施例中，提供了一種用于形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法。該方法包括：在襯底上方形成鰭結(jié)構(gòu)和；在襯底上方形成隔離結(jié)構(gòu)。鰭結(jié)構(gòu)的部分嵌入在隔離結(jié)構(gòu)中。該方法也包括在鰭結(jié)構(gòu)和隔離結(jié)構(gòu)上方形成柵極結(jié)構(gòu)，和柵極結(jié)構(gòu)包括柵電極層，柵電極層包括位于鰭結(jié)構(gòu)之上的上部和位于鰭結(jié)構(gòu)下方的下部。下部具有從虛擬界面至下部的底面逐漸減小的減小的寬度，虛擬界面形成在上部和下部之間。

根據(jù)本發(fā)明的一些實施例，提供了一種鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，包括：鰭結(jié)構(gòu)，形成在襯底上方；以及柵極結(jié)構(gòu)，橫越在所述鰭結(jié)構(gòu)上方，其中，所述柵極結(jié)構(gòu)包括柵電極層，所述柵電極層包括位于所述鰭結(jié)構(gòu)之上的上部和位于鰭結(jié)構(gòu)下方的下部，在所述上部和所述下部之間形成有虛擬界面，并且所述下部具有從所述虛擬界面至所述下部的底 面逐漸減小的減小的寬度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，所述上部具有第一寬度的頂面，和所述下部具有第二寬度的底面，并且所述第一寬度大于所述第二寬度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，所述虛擬界面具有第三寬度，并且所述第三寬度大于所述第二寬度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，所述虛擬界面與所述鰭結(jié)構(gòu)的頂面平齊。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，所述柵電極層的上部具有垂直的側(cè)壁。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，所述柵電極層的上部具有第一高度，和所述柵電極層的下部具有第二高度，并且所述第一高度大于所述第二高度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，還包括：隔離結(jié)構(gòu)，形成在所述襯底上方，其中，所述柵極結(jié)構(gòu)的一部分形成在所述隔離結(jié)構(gòu)上方。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，所述柵電極層的下部具有倒梯形形狀。

根據(jù)本發(fā)明的另一些實施例，還提供了一種鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，包括：鰭結(jié)構(gòu)，形成在襯底上方；隔離結(jié)構(gòu)，形成在所述襯底上方，其中，所述鰭結(jié)構(gòu)的部分嵌入在所述隔離結(jié)構(gòu)中；以及第一柵極結(jié)構(gòu)，橫越在所述鰭結(jié)構(gòu)上方，其中，第一柵極結(jié)構(gòu)包括第一柵電極層，第一柵電極層包括位于鰭結(jié)構(gòu)之上的上部和位于鰭結(jié)構(gòu)下方的下部，并且所述下部具有倒梯形形狀。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，所述第一柵電極層的上部具有第一高度，并且所述第一柵電極層的下部具有第二高度，并且所述第一高度高于所述第二高度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，所述上部具有第一寬度的頂面和所述下部具有第二寬度的底面，并且所述第一寬度大于所述 第二寬度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，在所述上部和所述下部之間形成有虛擬界面，和所述虛擬界面具有第三寬度，并且所述第二寬度小于或等于所述第三寬度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，所述第一柵電極層的下部從所述虛擬界面至所述底面逐漸變細。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，所述第一柵電極層的上部具有垂直的側(cè)壁。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，還包括：第二柵極結(jié)構(gòu)，橫越在所述鰭結(jié)構(gòu)上方；和層間介電層(ILD)結(jié)構(gòu)，位于所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)之間，其中，所述ILD結(jié)構(gòu)包括上表面和下表面，所述下表面寬于所述上表面。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，所述ILD結(jié)構(gòu)的下部具有傾斜的側(cè)壁，所述傾斜的側(cè)壁從所述下部的底面至所述下部的頂面逐漸變細。

根據(jù)本發(fā)明的又一些實施例，還提供了一種用于形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法，包括：在襯底上方形成鰭結(jié)構(gòu)；在所述襯底上方形成隔離結(jié)構(gòu)，其中，所述鰭結(jié)構(gòu)的部分嵌入在所述隔離結(jié)構(gòu)中；以及在所述鰭結(jié)構(gòu)和所述隔離結(jié)構(gòu)上方形成柵極結(jié)構(gòu)，其中，所述柵極結(jié)構(gòu)包括柵電極層，所述柵電極層包括位于鰭結(jié)構(gòu)之上的上部和位于鰭結(jié)構(gòu)下方的下部，并且所述下部具有從虛擬界面至所述下部的底面逐漸減小的減小的寬度，所述虛擬界面形成在所述上部和所述下部之間。

在上述用于形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法中，在所述鰭結(jié)構(gòu)和所述隔離結(jié)構(gòu)上方形成所述柵極結(jié)構(gòu)包括：在所述鰭結(jié)構(gòu)和所述隔離結(jié)構(gòu)上方形成柵極材料；在所述柵極材料上方形成硬掩模層；圖案化所述硬掩模層；以及將所述硬掩模層用作掩模蝕刻所述柵極材料以形成柵極結(jié)構(gòu)。

在上述用于形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法中，蝕刻所述柵極材料包括使用蝕刻工藝，并且在從10托至100托的范圍內(nèi)的壓 力下實施所述蝕刻工藝。

在上述用于形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法中，還包括：在所述襯底上方并且鄰近所述柵極結(jié)構(gòu)形成層間介電(ILD)結(jié)構(gòu)；去除所述柵極結(jié)構(gòu)以在所述ILD結(jié)構(gòu)中形成溝槽；以及在所述溝槽中填充柵極介電層和柵電極層。

上面概述了若干實施例的部件、使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各個方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解、他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實現(xiàn)與在此所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的其他處理和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到、這種等效構(gòu)造并不背離本發(fā)明的精神和范圍、并且在不背離本發(fā)明的精神和范圍的情況下、可以進行多種變化、替換以及改變。