本申請(qǐng)要求2015年5月26日提交的申請(qǐng)?zhí)枮?0-2015-0073033的韓國(guó)專利申請(qǐng)的優(yōu)先權(quán)，其全部?jī)?nèi)容通過(guò)引用合并于此。

技術(shù)領(lǐng)域

本公開涉及一種電子設(shè)備，更具體地，涉及一種半導(dǎo)體存儲(chǔ)器件。

背景技術(shù)：

半導(dǎo)體存儲(chǔ)器件是一種使用半導(dǎo)體(諸如，硅(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP))實(shí)施的存儲(chǔ)器件。半導(dǎo)體存儲(chǔ)器件通常分類為易失性存儲(chǔ)器件或非易失性存儲(chǔ)器件。

易失性存儲(chǔ)器件是在其中當(dāng)電源中斷時(shí)儲(chǔ)存的數(shù)據(jù)消失的存儲(chǔ)器件。易失性存儲(chǔ)器件包括靜態(tài)RAM(SRAM)、動(dòng)態(tài)RAM(DRAM)和同步DRAM(SDRAM)等。非易失性存儲(chǔ)器件是在其中即使電源中斷也維持儲(chǔ)存的數(shù)據(jù)的存儲(chǔ)器件。非易失性存儲(chǔ)器件包括只讀存取存儲(chǔ)器件(ROM)、可編程ROM(PROM)、電可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、快閃存儲(chǔ)器、相變RAM(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)和鐵電RAM(FRAM)等?？扉W存儲(chǔ)器一般包括或非(NOR)型和與非(NAND)型。

技術(shù)實(shí)現(xiàn)要素：

本公開已經(jīng)試圖提供一種具有提升的集成度的半導(dǎo)體存儲(chǔ)器件。本公開的一個(gè)示例性實(shí)施例提供一種半導(dǎo)體存儲(chǔ)器件，包括：減薄(slimming)結(jié)構(gòu)，從單元結(jié)構(gòu)向平行于半導(dǎo)體襯底的方向延伸，單元結(jié)構(gòu)具有層疊在半導(dǎo)體襯底之上的多個(gè)單元晶體管；垂直絕緣材料，向與半導(dǎo)體襯底交叉的方向延伸并且被配置為將單元結(jié)構(gòu)和減薄結(jié)構(gòu)劃分為多個(gè)存儲(chǔ)塊；接觸插塞，分別穿過(guò)在其中形成減薄結(jié)構(gòu)的區(qū)域之內(nèi)的垂直絕緣材料；以及結(jié)，形成在垂直絕緣材料之下的半導(dǎo)體襯底之內(nèi)。結(jié)可以分別耦接到接觸插塞。

多個(gè)存儲(chǔ)塊可以包括在其中形成減薄結(jié)構(gòu)的區(qū)域之內(nèi)的與半導(dǎo)體襯底相鄰的導(dǎo)電層，并且導(dǎo)電層和結(jié)形成晶體管。

多個(gè)單元晶體管可以耦接在位線與公共源極線之間，并且接觸插塞之中的第一接觸插塞可以耦接到公共源極線，接觸插塞之中的剩余的第二接觸插塞可以耦接到地，而晶 體管可以耦接在第一接觸插塞與第二接觸插塞之間。

多個(gè)存儲(chǔ)塊可以包括耦接到多個(gè)單元晶體管的導(dǎo)電層和與導(dǎo)電層交替層疊的層間絕緣層，并且結(jié)與多個(gè)導(dǎo)電層之中的相鄰于半導(dǎo)體襯底的下導(dǎo)電層可以形成源極線放電晶體管。

多個(gè)單元晶體管可以耦接在位線與公共源極線之間，并且接觸插塞之中的第一接觸插塞可以耦接到公共源極線，接觸插塞之中的剩余的第二接觸插塞可以耦接到地，而源極線放電晶體管可以耦接在第一接觸插塞與第二接觸插塞之間。

下導(dǎo)電層可以是耦接到多個(gè)單元晶體管之中的管道選擇晶體管的管道柵極。

管道選擇晶體管和源極線放電晶體管可以共同耦接到管道柵極，并且當(dāng)導(dǎo)通電壓被施加到管道柵極時(shí)，管道選擇晶體管和源極線放電晶體管可以被導(dǎo)通。

減薄結(jié)構(gòu)可以從單元結(jié)構(gòu)延伸到選擇線接觸區(qū)域、虛設(shè)區(qū)域和字線接觸區(qū)域，選擇線接觸區(qū)域和字線接觸區(qū)域中的減薄結(jié)構(gòu)可以是階梯形式，而虛設(shè)區(qū)域中的減薄結(jié)構(gòu)可以不具有階梯。垂直絕緣材料可以從單元結(jié)構(gòu)延伸到選擇線接觸區(qū)域、虛設(shè)區(qū)域和字線接觸區(qū)域，并且接觸插塞可以分別穿過(guò)虛設(shè)區(qū)域中的垂直絕緣材料。

本公開的另一個(gè)示例性實(shí)施例提供一種半導(dǎo)體存儲(chǔ)器件，包括：減薄結(jié)構(gòu)，包括導(dǎo)電層和層間絕緣層，其中，導(dǎo)電層耦接到多個(gè)單元晶體管，其中，所述多個(gè)單元晶體管層疊在半導(dǎo)體襯底之上，以及其中，層間絕緣層與導(dǎo)電層交替地安置，而在導(dǎo)電層之間；第一垂直絕緣材料和第二垂直絕緣材料，第一垂直絕緣材料和第二垂直絕緣材料向與半導(dǎo)體襯底的上表面交叉的方向延伸并且分別安置在減薄結(jié)構(gòu)的第一側(cè)和第二側(cè)兩者處；第一接觸插塞和第二接觸插塞，第一接觸插塞和第二接觸插塞分別穿過(guò)在其中形成減薄結(jié)構(gòu)的區(qū)域之內(nèi)的第一垂直絕緣材料和第二垂直絕緣材料；以及第一結(jié)和第二結(jié)，第一結(jié)和第二結(jié)分別形成在第一垂直絕緣材料和第二垂直絕緣材料之下的半導(dǎo)體襯底之內(nèi)。第一結(jié)和第二結(jié)分別與第一接觸插塞和第二接觸插塞耦接。

本發(fā)明的又一個(gè)示例性實(shí)施例提供一種半導(dǎo)體存儲(chǔ)器件，包括：第一垂直絕緣材料和第二垂直絕緣材料，第一垂直絕緣材料和第二垂直絕緣材料被設(shè)置在襯底之上；層疊體，包括管道柵極和減薄結(jié)構(gòu)并且被設(shè)置在第一垂直絕緣材料和第二垂直絕緣材料之間的襯底之上；第一結(jié)和第二結(jié)，第一結(jié)和第二結(jié)分別形成在第一垂直絕緣材料和第二垂直絕緣材料之下的襯底中，其中，第一結(jié)和第二結(jié)以及管道柵極形成源極線放電晶體管；以及第一接觸插塞和第二接觸插塞，第一接觸插塞和第二接觸插塞分別穿過(guò)第一垂直絕緣材料和第二垂直絕緣材料，并且分別耦接到第一結(jié)和第二結(jié)。

根據(jù)本公開的示例性實(shí)施例，可以提供具有提升的集成度的半導(dǎo)體存儲(chǔ)器件。

前述概括僅是說(shuō)明性的而無(wú)論如何都不意在是限制性的。除了上面描述的說(shuō)明性的方面、實(shí)施例和特征之外，進(jìn)一步的方面、實(shí)施例和特征將通過(guò)參考附圖和下面的詳細(xì)描述而變得明顯。

附圖說(shuō)明

通過(guò)參考附圖來(lái)詳細(xì)描述本公開的實(shí)施例，本公開的上面的和其它的特征和優(yōu)點(diǎn)對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)將變得更明顯，在附圖中：

圖1是示出根據(jù)本公開的示例性實(shí)施例的存儲(chǔ)單元陣列的俯視圖；

圖2是示出圖1的減薄結(jié)構(gòu)的示意透視圖；

圖3是沿圖2的P-P’線截取的剖面圖；

圖4是沿圖2的Q-Q’線截取的剖面圖；

圖5是沿圖2的R-R’線截取的剖面圖；

圖6是示出圖1的存儲(chǔ)塊中的任意一個(gè)的單元結(jié)構(gòu)的一個(gè)示例性實(shí)施例的透視圖。

圖7是示出圖1的存儲(chǔ)塊之中的任意一個(gè)存儲(chǔ)塊之內(nèi)的一個(gè)單元串和對(duì)應(yīng)的源極線放電晶體管的框圖；以及

圖8是示出根據(jù)本公開的示例性實(shí)施例的半導(dǎo)體器件的框圖。

具體實(shí)施方式

在下文中，將參考附圖來(lái)詳細(xì)地描述根據(jù)本公開的示例性實(shí)施例。在以下的描述中，應(yīng)該注意的是，將僅描述理解根據(jù)本公開的各種示例性實(shí)施例的操作所必需的部分，而可以省略對(duì)其它部分的描述，以便避免不必要地混淆本公開的主題。然而，本公開不局限于本文中描述的示例性實(shí)施例，并且可以以各種不同的形式實(shí)施。提供本文中所描述的示例性實(shí)施例，以便詳細(xì)地描述本公開，使得本領(lǐng)域技術(shù)人員可以容易地實(shí)現(xiàn)本公開的技術(shù)精神。

貫穿本說(shuō)明書和所附權(quán)利要求書，當(dāng)描述了一個(gè)元件“耦接”到另一個(gè)元件時(shí)，該元件可以“直接地耦接”到另一個(gè)元件或通過(guò)第三元件“間接地耦接”到另一個(gè)元件。貫穿本說(shuō)明書和權(quán)利要求書，除非明確相反地描述，否則詞“包括”及其變型將被理解為意指包括所陳述元件但不排除任何其它元件。

圖1是示出根據(jù)本公開的示例性實(shí)施例的存儲(chǔ)單元陣列110的俯視圖。

參照?qǐng)D1，存儲(chǔ)單元陣列110包括多個(gè)存儲(chǔ)塊MB1至MB3。在圖1中，為了便于描述，示出了在存儲(chǔ)單元陣列110之內(nèi)提供三個(gè)存儲(chǔ)塊MB1至MB3，但這是說(shuō)明性的，并且可以理解的是，存儲(chǔ)單元陣列110可以包括更多或更少個(gè)存儲(chǔ)塊。

多個(gè)存儲(chǔ)塊MB1至MB3被多個(gè)垂直絕緣材料VIS1至VIS4分開。存儲(chǔ)單元陣列110被劃分為單元結(jié)構(gòu)CS和減薄結(jié)構(gòu)SS。單元結(jié)構(gòu)CS包括層疊在半導(dǎo)體襯底之上的多個(gè)單元晶體管。多個(gè)單元晶體管可以連接在位線BL(參見(jiàn)圖6)與公共源極線CSL之間。作為示例性實(shí)施例，多個(gè)單元晶體管中的每個(gè)可以用作源極選擇晶體管、存儲(chǔ)單元、管道選擇晶體管和漏極選擇晶體管中的任意一個(gè)。

單元結(jié)構(gòu)CS包括連接到多個(gè)單元晶體管的導(dǎo)電層和用于分開導(dǎo)電層的層間絕緣層。連接到多個(gè)單元晶體管的導(dǎo)電層從單元結(jié)構(gòu)CS延伸到減薄結(jié)構(gòu)SS。減薄結(jié)構(gòu)SS以階梯形式圖案化。

根據(jù)本公開的示例性實(shí)施例，提供分別穿過(guò)垂直絕緣材料VIS1至VIS4的接觸插塞。源極接觸插塞中的每個(gè)可以形成為在垂直于半導(dǎo)體襯底的方向上。

圖2是示出圖1中的減薄結(jié)構(gòu)SS的示意性透視圖。參照?qǐng)D2，減薄結(jié)構(gòu)SS包括：柵極絕緣層GISL；多個(gè)導(dǎo)電層PG、WL、SL1和SL2；層間絕緣層ISL；第一垂直絕緣材料VIS1至第四垂直絕緣材料VIS4；以及第一接觸插塞CTP1至第四接觸插塞CTP4。

提供了半導(dǎo)體襯底115。半導(dǎo)體襯底115可以由根據(jù)雜質(zhì)的注入而可用作結(jié)的材料形成。雖然在圖2中未示出，但是可以理解的是還可以在半導(dǎo)體襯底115之下提供分開的襯底。例如，半導(dǎo)體襯底115可以由多晶硅層形成。

減薄結(jié)構(gòu)形成在半導(dǎo)體襯底115上。減薄結(jié)構(gòu)SS從單元結(jié)構(gòu)CS向x-方向延伸(參見(jiàn)圖1)。

根據(jù)本公開的示例性實(shí)施例，柵極絕緣層GISL形成在半導(dǎo)體襯底上115上。柵極絕緣層GISL安置在下導(dǎo)電層PG與半導(dǎo)體襯底115之間。

導(dǎo)電層PG、WL、SL1和SL2與層間絕緣層ISL交替層疊在柵極絕緣層GISL上。層間絕緣層SL將導(dǎo)電層PG、WL、SL1和SL2彼此分開。

多個(gè)導(dǎo)電層PG、WL、SL1和SL2之中的與半導(dǎo)體襯底115相鄰的下導(dǎo)電層PG可以被定義為管道柵極并且與單元結(jié)構(gòu)CS的單元晶體管之中的管道選擇晶體管連接。多 個(gè)導(dǎo)電層PG、WL、SL1和SL2之中的第一導(dǎo)電層SL1和SL2可以被定義為選擇線并且與單元晶體管之中的選擇晶體管連接。多個(gè)導(dǎo)電層PG、WL、SL1和SL2之中的第二導(dǎo)電層WL可以被定義為字線并且與單元晶體管之中的存儲(chǔ)單元連接。

提供了向x-方向和y-方向延伸的垂直絕緣材料VIS1至VIS4。減薄結(jié)構(gòu)SS和單元結(jié)構(gòu)CS被第一垂直絕緣材料VIS1至第四垂直絕緣材料VIS4劃分為第一存儲(chǔ)塊MB1至第三存儲(chǔ)塊MB3。狹縫SLT形成在第一存儲(chǔ)塊MB1至第三存儲(chǔ)塊MB3之間，并且第一垂直絕緣材料VIS1至第四垂直絕緣材料VIS4可以被設(shè)置在狹縫SLT之內(nèi)。第一垂直絕緣材料VIS1至第四垂直絕緣材料VIS4可以與半導(dǎo)體襯底115接觸同時(shí)穿過(guò)柵極絕緣層GISL、多個(gè)導(dǎo)電層PG、WL、SL1和SL2以及層間絕緣層ISL。第一存儲(chǔ)塊MB1至第三存儲(chǔ)塊MB3中的每個(gè)具有被第一垂直絕緣材料VIS1至第四垂直絕緣材料VIS4彼此隔開的柵極絕緣層GISL、多個(gè)導(dǎo)電層PG、WL、SL1和SL2以及層間絕緣層ISL。

圖2示出了每個(gè)存儲(chǔ)塊的減薄結(jié)構(gòu)SS向y方向延伸且未被切割。然而，這是示例性的，并且可以理解的是，減薄結(jié)構(gòu)SS可以根據(jù)單元結(jié)構(gòu)CS之內(nèi)的存儲(chǔ)塊的單元晶體管的布置而以各種方式來(lái)切割。例如，在減薄結(jié)構(gòu)SS的特定高度處的層可以被分離為在y-方向布置的多個(gè)元件。

根據(jù)本公開的示例性實(shí)施例，提供分別穿過(guò)垂直絕緣材料VIS1至VIS4的接觸插塞CTP1至CTP4。首先，提供在z-方向上的穿過(guò)第一垂直絕緣材料VIS1至第四垂直絕緣材料VIS4的孔。第一接觸插塞CTP1至第四接觸插塞CTP4可以形成在孔之內(nèi)。第一接觸插塞CTP1至第四接觸插塞CTP4與半導(dǎo)體襯底115接觸。

第一接觸插塞CTP1至第四接觸插塞CTP4中的一些可以連接到公共源極線CSL1和CSL2，而第一接觸插塞CTP1至第四接觸插塞CTP4之中的剩余的接觸插塞可以連接到接地線GNDL1和GNDL2。在圖2中，示出了第一接觸插塞CTP1至第四接觸插塞CTP4連接到第一公共源極線CSL1、第一接地線GNDL1、第二公共源極線CSL2和第二接地線GNDL2。

作為示例性實(shí)施例，第一公共源極線CSL1和第二公共源極線CSL2可以彼此連接。第一接地線GNDL1和第二接地線GNDL2可以彼此連接。

圖3是沿圖2的P-P’線截取的剖面圖。參照?qǐng)D3，柵極絕緣層GISL形成在半導(dǎo)體襯底115上。管道柵極PG形成在柵極絕緣層GISL上。層間絕緣層ISL和字線WL層疊在管道柵極PG上。而且，選擇線SL1和SL2以及層間絕緣層ISL被層疊。

如圖2和圖3中所示，減薄結(jié)構(gòu)SS從單元結(jié)構(gòu)CS延伸到選擇線接觸區(qū)域SLCA、 虛設(shè)區(qū)域DA和字線接觸區(qū)域WLCA。在選擇線接觸區(qū)域和字線接觸區(qū)域WLCA中減薄結(jié)構(gòu)SS以階梯形式來(lái)圖案化。在減薄工藝期間，當(dāng)逐漸減小光刻膠圖案的寬度時(shí)可以重復(fù)刻蝕工藝，使得可以在導(dǎo)電層PG、WL、SL1和SL2之間產(chǎn)生階梯。

雖然在圖3中未示出，但是選擇線SL1和SL2可以通過(guò)從選擇線接觸區(qū)域SLCA向z-方向延伸的接觸結(jié)構(gòu)來(lái)與外圍電路120(見(jiàn)圖8)連接。字線WL和管道柵極PG可以通過(guò)從字線接觸區(qū)域WLCA向z-方向延伸的接觸結(jié)構(gòu)來(lái)與外圍電路120連接。

虛設(shè)區(qū)域DA可以被設(shè)置在選擇線區(qū)域SLCA與字線接觸區(qū)域WLCA之間。參見(jiàn)圖2。在虛設(shè)區(qū)域DA中，減薄結(jié)構(gòu)SS未以階梯形式圖案化。在虛設(shè)區(qū)域DA中減薄結(jié)構(gòu)SS具有相同的高度。當(dāng)半導(dǎo)體存儲(chǔ)器件導(dǎo)通時(shí)，施加到字線WL的電壓與施加到選擇線SL1和SL2的電壓不同。當(dāng)虛設(shè)區(qū)域DA被提供時(shí)，施加到字線WL的電壓與施加到選擇線SL1和SL2的電壓之間的干擾被減小。

圖4是沿圖2的Q-Q’線截取的剖面圖。參照?qǐng)D4，結(jié)JN形成在垂直絕緣材料VIS2之下的半導(dǎo)體襯底115之內(nèi)。例如，半導(dǎo)體襯底115可以是多晶硅層，并且結(jié)JN可以通過(guò)將雜質(zhì)注入多晶硅層來(lái)形成。

圖4示出了結(jié)JN形成在位于虛設(shè)區(qū)域DA中的半導(dǎo)體襯底115中。然而，這是說(shuō)明性的，并且本公開不局限于此。為了使包括結(jié)JN的晶體管平穩(wěn)地傳輸電流，結(jié)JN可以具有比虛設(shè)區(qū)域DA的寬度長(zhǎng)的寬度。

垂直絕緣材料VIS2從半導(dǎo)體襯底115向z-方向延伸。狹縫SLT形成在減薄結(jié)構(gòu)SS中并且在垂直絕緣材料VIS2中。接觸插塞CTP2可以被設(shè)置在狹縫SLT之內(nèi)。接觸插塞CTP2可以與結(jié)JN連接并且穿過(guò)垂直絕緣材料VIS2。

如圖4中所示，與結(jié)JN連接并穿過(guò)垂直絕緣材料VIS2的接觸插塞CTP2可以被設(shè)置在虛設(shè)區(qū)域DA之內(nèi)。如參考圖3所描述的，虛設(shè)區(qū)域DA中的減薄結(jié)構(gòu)SS未以階梯形式圖案化。而且，向z-方向延伸的接觸結(jié)構(gòu)未被設(shè)置在虛設(shè)區(qū)域DA之內(nèi)。反而，向z-方向延伸的接觸結(jié)構(gòu)可以被設(shè)置在選擇線接觸區(qū)域SLCA和字線接觸區(qū)域WLCA中。因此，虛設(shè)區(qū)域DA之內(nèi)的接觸插塞CTP2距離向z-方向延伸的接觸結(jié)構(gòu)較遠(yuǎn)。因此，當(dāng)接觸插塞CTP2形成在虛設(shè)區(qū)域DA之內(nèi)時(shí)，接觸插塞CTP2與向z-方向延伸的接觸結(jié)構(gòu)之間的干擾可以被減小。

在圖4中，板形接觸插塞CTP2被設(shè)置在垂直絕緣材料VIS2之內(nèi)。然而，本公開不局限于此。例如，多個(gè)分開的接觸插塞可以形成在垂直絕緣材料VIS2之內(nèi)。板形接觸插塞CTP2或多個(gè)分開的接觸插塞被提供，使得包括結(jié)JN的晶體管可以傳輸較大的 電流。當(dāng)包括結(jié)JN的晶體管被用作源極線放電晶體管時(shí)，公共源極線的跳動(dòng)現(xiàn)象被改善。

圖5是沿圖2的R-R’線截取的剖面圖。參照?qǐng)D5，結(jié)JN1至JN4形成在垂直絕緣材料VIS1至VIS4之下的半導(dǎo)體襯底115中。第一結(jié)JN1至第四結(jié)JN4分別連接到第一接觸插塞CTP1至第四接觸插塞CTP4。

第一柵極絕緣層GISL1至第三柵極絕緣層GISL3(參見(jiàn)圖2的柵極絕緣層GISL)被設(shè)置在半導(dǎo)體襯底115上。第一柵極絕緣層GISL1至第三柵極絕緣層GISL3分別對(duì)應(yīng)于第一存儲(chǔ)塊MB1至第三存儲(chǔ)塊MB3。

第一管道柵極PG1至第三管道柵極PG3分別被設(shè)置在第一柵極絕緣層GISL1至第三柵極絕緣層GISL3上。第一管道柵極PG1至第三管道柵極PG3分別對(duì)應(yīng)于第一存儲(chǔ)塊MB1至第三存儲(chǔ)塊MB3。

在圖5中，層間絕緣層和導(dǎo)電層被省略。雖然未示出，但是可以理解的是當(dāng)作為沿R-R’線截取的剖面來(lái)視圖時(shí)五個(gè)層間絕緣層ISL和四個(gè)字線WL可以被示出。

根據(jù)本公開的示例性實(shí)施例，第一結(jié)JN1和第二結(jié)JN2以及第一管道柵極PG1可以作為第一存儲(chǔ)塊MB1的源極線放電晶體管(在下文被稱為“第一源極線放電晶體管”)來(lái)操作。第二結(jié)JN2和第三結(jié)JN3以及第二管道柵極PG2可以作為第二存儲(chǔ)塊MB2的源極線放電晶體管(在下文被稱為“第二源極線放電晶體管”)來(lái)操作。第三結(jié)JN3和第四結(jié)JN4以及第三管道柵極PG3可以作為第三存儲(chǔ)塊MB3的源極線放電晶體管(在下文被稱為“第三源極線放電晶體管”)來(lái)操作。

第一源極線放電晶體管連接在第一公共源極線CSL1與第一接地線GNDL1之間。第一源極線放電晶體管可以響應(yīng)于施加到管道柵極PG1的電壓來(lái)將第一公共源極線GSL1與第一接地線GNDL1電連接。第二源極線放電晶體管可以響應(yīng)于施加到管道柵極PG2的電壓來(lái)將第二公共源極線GSL2與第一接地線GNDL1電連接。第三源極線放電晶體管可以響應(yīng)于施加到管道柵極PG3的電壓來(lái)將第二公共源極線GSL2與第二接地線GNDL2電連接。

為了使包括結(jié)的源極線放電晶體管平穩(wěn)地傳輸電流，可以增加第一結(jié)JN1至第四結(jié)JN4中的每個(gè)在y-方向上的寬度。例如，在其中形成減薄結(jié)構(gòu)SS的區(qū)域中比在其中形成單元結(jié)構(gòu)CS的區(qū)域中的垂直絕緣材料VIS1至VIS4中的每個(gè)在y-方向上的寬度大。結(jié)JN1至JN4可以形成在每個(gè)具有較大寬度的垂直絕緣材料VIS1至VIS4之下。

根據(jù)本公開的示例性實(shí)施例，額外的晶體管可以被設(shè)置在減薄結(jié)構(gòu)之下。因此，存 儲(chǔ)單元陣列的集成度被提升。

根據(jù)本公開的示例性實(shí)施例，額外的晶體管被設(shè)置在相對(duì)較大的區(qū)域(諸如，一個(gè)存儲(chǔ)塊的與減薄結(jié)構(gòu)相對(duì)應(yīng)的區(qū)域)中。通過(guò)對(duì)應(yīng)晶體管可傳輸?shù)碾娏髁靠梢允谴蟮?。通過(guò)對(duì)應(yīng)晶體管可傳輸?shù)碾娏髁靠梢酝ㄟ^(guò)調(diào)節(jié)對(duì)應(yīng)晶體管的結(jié)的寬度和管道柵極的寬度來(lái)調(diào)節(jié)。

第一管道柵極PG1與第一存儲(chǔ)塊MB1的管道選擇晶體管的柵極連接。第二管道柵極PG2與第二存儲(chǔ)塊MB2的管道選擇晶體管的柵極連接。第三管道柵極PG3與第三存儲(chǔ)塊MB3的管道選擇晶體管的柵極連接。即，存儲(chǔ)塊之內(nèi)的管道選擇晶體管的柵極和額外的晶體管的柵極可以共同地連接到管道柵極。因此，用于控制管道選擇晶體管和源極線放電晶體管的導(dǎo)線可以被減少。因此，存儲(chǔ)單元陣列的集成度可以被提升。

此外，當(dāng)導(dǎo)通電壓被施加到管道柵極PG1至PG3中的任意一個(gè)時(shí)，對(duì)應(yīng)的額外的被施加了導(dǎo)通電壓的晶體管被導(dǎo)通，并且與管道柵極連接的管道選擇晶體管也導(dǎo)通。例如，額外的晶體管和管道選擇晶體管在半導(dǎo)體存儲(chǔ)器件的讀取操作、編程操作和寫入操作期間被相等地偏置。管道選擇晶體管的柵極和額外的晶體管的柵極可以由一個(gè)公共控制單元來(lái)控制。因此，包括存儲(chǔ)單元陣列110的半導(dǎo)體存儲(chǔ)器件的占用面積被減小。

圖6是示出圖1的存儲(chǔ)塊MB1至MB3中的任意一個(gè)的單元結(jié)構(gòu)CS的一個(gè)示例性實(shí)施例的透視圖。如圖6中所示，單元結(jié)構(gòu)可以包括層疊在襯底115上的管道柵極PG、字線WL、源極選擇線SSL和漏極選擇線DLS。源極選擇線SSL和漏極選擇線DLS可以對(duì)應(yīng)于圖2的第一選擇線SL1和第二選擇線SL2。

層間絕緣層ISL(參見(jiàn)圖2)被設(shè)置在管道柵極PG、字線WL、源極選擇線SSL和漏極選擇線DLS之間。柵極絕緣層GISL(參見(jiàn)圖2)被設(shè)置在管道柵極PG與半導(dǎo)體襯底115之間。在圖7中，為了便于說(shuō)明，層間絕緣層ISL和柵極絕緣層GISL被省略。

單元結(jié)構(gòu)包括U形單元串ST。單元串ST包括溝道層CH和圍繞溝道層CH的一個(gè)或更多個(gè)絕緣層M。一個(gè)或更多個(gè)絕緣層M可以包括隧道絕緣層、數(shù)據(jù)儲(chǔ)存層和阻擋絕緣層。數(shù)據(jù)儲(chǔ)存層可以被形成為圍繞隧道絕緣層，并且阻擋絕緣層可以被形成為圍繞數(shù)據(jù)儲(chǔ)存層。隧道絕緣層包括氧化硅層。數(shù)據(jù)儲(chǔ)存層包括允許電荷擷取的氧化硅層。阻擋絕緣層可以包括氧化硅層和具有比氧化硅的介電常數(shù)高的介電常數(shù)的高介電層中的至少一種。

溝道層CH包括管道溝道層P_CH以及從管道溝道層P_CH突出的源極側(cè)溝道層 S_CH和漏極側(cè)溝道層D_CH。在圖6中，一對(duì)的源極側(cè)溝道層S_CH和漏極側(cè)溝道層D_CH連接到管道溝道層P_CH。然而，在另一個(gè)實(shí)施例中，兩個(gè)或更多個(gè)源極側(cè)溝道層S_CH可以連接到管道溝道層P_CH，并且兩個(gè)或更多個(gè)漏極側(cè)溝道層D_CH可以連接到管道溝道層P_CH。

源極側(cè)溝道層S_CH穿過(guò)字線WL和源極選擇線SSL，而漏極側(cè)溝道層D_CH穿過(guò)字線WL和漏極選擇線DSL。源極側(cè)溝道層S_CH與公共源極線CSL連接，而漏極側(cè)溝道層D_CH與位線BL中的任意一個(gè)連接。

一個(gè)單元晶體管可以被限定在其中行線SSL、WL、DSL和PG中的任意一個(gè)與溝道層CH接觸的區(qū)域中。一個(gè)源極選擇晶體管可以被限定在其中源極選擇線SSL與溝道層CH接觸的區(qū)域中。一個(gè)存儲(chǔ)單元可以被限定在其中字線與溝道層CH接觸的區(qū)域中。一個(gè)漏極選擇晶體管可以被限定在其中漏極選擇線DSL與溝道層CH接觸的區(qū)域中。一個(gè)管道選擇晶體管可以被限定在其中管道柵極PG與溝道層CH接觸的區(qū)域中。

根據(jù)前述結(jié)構(gòu)，單元晶體管連接在公共源極線CSL與位線BL之間。串聯(lián)連接的漏極選擇晶體管、存儲(chǔ)單元、管道選擇晶體管和源極選擇晶體管構(gòu)成一個(gè)單元串并且以U形來(lái)布置。一個(gè)存儲(chǔ)塊包括多個(gè)單元串。

公共源極線CSL對(duì)應(yīng)于圖2的第一公共源極線CSL1和第二公共源極線CSL2中的任意一個(gè)。源極線放電晶體管在導(dǎo)通電壓被施加到管道柵極PG時(shí)被導(dǎo)通以將公共源極線CSL連接到地。公共源極線CSL的電壓可以被放電為接地。

圖7是用于描述圖1的存儲(chǔ)塊MB1至MB3之中的任意一個(gè)存儲(chǔ)塊之內(nèi)的一個(gè)單元串ST和對(duì)應(yīng)的源極線放電晶體管CST的框圖。

參照?qǐng)D7，單元串ST包括連接在公共源極線CSL與對(duì)應(yīng)的位線BL之間的單元晶體管SST、MC、PT和DST。源極選擇晶體管SST連接到源極選擇線SSL。存儲(chǔ)單元MC連接到字線WL。管道選擇晶體管PT連接到管道柵極PG。漏極選擇晶體管DST連接到漏極選擇線DSL。

公共源極線CSL連接到源極線控制器60和源極線放電晶體管CST。根據(jù)本公開的示例性實(shí)施例，源極線放電晶體管CST安置在對(duì)應(yīng)的存儲(chǔ)塊的減薄結(jié)構(gòu)SS(參見(jiàn)圖2)之下。

源極線放電晶體管CST連接到公共源極線CSL。源極線放電晶體管CST通過(guò)接地線GNDL連接到地。源極線放電晶體管CST的柵極連接到管道柵極PG。管道選擇晶體管PT的柵極也連接到管道柵極PG。因此，源極線放電晶體管CST的柵極和管道選擇 晶體管PT的柵極共同連接到管道柵極PG。雖然在圖8中僅示出一個(gè)單元串ST，但是存儲(chǔ)塊包括多個(gè)單元串。源極線放電晶體管CST的柵極和被包括在多個(gè)對(duì)應(yīng)的單元串中的管道選擇晶體管PT的柵極可以共同連接到管道柵極PG。

管道選擇晶體管PT和源極線放電晶體管CST可以由管道柵極控制器50來(lái)共同地控制。當(dāng)管道選擇晶體管PT被導(dǎo)通時(shí)，源極線放電晶體管CST也可以被導(dǎo)通。當(dāng)管道選擇晶體管PT被關(guān)斷時(shí)，源極線放電晶體管CST也可以被關(guān)斷。

源極線控制器60調(diào)節(jié)公共源極線CSL的電壓。例如，在半導(dǎo)體存儲(chǔ)器件的特定操作期間，源極線控制器60可以預(yù)充電公共源極線CSL。公共源極線CSL可以由源極線放電晶體管CST來(lái)放電。

圖8是示出根據(jù)本公開的示例性實(shí)施例的半導(dǎo)體存儲(chǔ)器件100的框圖。參照?qǐng)D8，半導(dǎo)體存儲(chǔ)器件100包括存儲(chǔ)單元陣列110和外圍電路120。

存儲(chǔ)單元陣列110通過(guò)行線RL連接到地址解碼器121。存儲(chǔ)單元陣列110通過(guò)位線BL連接到讀寫電路123。

存儲(chǔ)單元陣列110包括多個(gè)存儲(chǔ)塊MB1至MB3(參見(jiàn)圖1)。多個(gè)存儲(chǔ)塊MB1至MB3中的每個(gè)包括多個(gè)單元串。單元串ST(參見(jiàn)圖6)包括層疊在半導(dǎo)體襯底上的多個(gè)單元晶體管。

外圍電路120包括地址解碼器121、電壓發(fā)生器122、讀寫電路123、輸入/輸出緩沖器124以及控制邏輯125。

地址解碼器121由控制邏輯125來(lái)操作。地址解碼器121通過(guò)行線RL連接到存儲(chǔ)單元陣列110并且控制行線RL。行線RL包括漏極選擇線DSL(參見(jiàn)圖6)、字線WL(參見(jiàn)圖6)、管道柵極PG(參見(jiàn)圖6)、源極選擇線SSL(參見(jiàn)圖6)以及公共源極線CSL(參見(jiàn)圖6)。地址解碼器121從控制邏輯125接收地址ADDR。

在編程操作和讀取操作期間，地址ADDR包括塊地址和行地址。地址解碼器121被配置為解碼接收到的地址ADDR中的塊地址。地址解碼器121根據(jù)解碼的塊地址來(lái)選擇一個(gè)存儲(chǔ)塊。地址解碼器121被配置為解碼接收到的地址ADDR中的行地址。地址解碼器121根據(jù)解碼的行地址來(lái)選擇選中存儲(chǔ)塊的漏極選擇線中的任意一個(gè)，并且選擇選中存儲(chǔ)塊的多個(gè)字線中的任意一個(gè)。因此，與一個(gè)頁(yè)相對(duì)應(yīng)的存儲(chǔ)單元被選擇。

作為示例性實(shí)施例，在擦除操作期間地址ADDR包括塊地址。地址解碼器121解碼塊地址并且根據(jù)解碼的塊地址來(lái)選擇一個(gè)存儲(chǔ)塊。

地址解碼器121包括管道柵極控制器50和源極線控制器60。在編程操作和讀取操作期間，管道柵極控制器50可以將導(dǎo)通電壓施加到由塊地址選中的存儲(chǔ)塊的管道柵極PG。選中存儲(chǔ)塊的管道選擇晶體管被導(dǎo)通電壓導(dǎo)通。根據(jù)本公開的示例性實(shí)施例，當(dāng)選中存儲(chǔ)塊的管道選擇晶體管被導(dǎo)通時(shí)，與選中存儲(chǔ)塊相對(duì)應(yīng)的源極線放電晶體管也被導(dǎo)通。在擦除操作期間，管道柵極控制器50可以將管道柵極PG偏置為等于字線WL。源極線控制器60控制公共源極線CSL。

作為示例性實(shí)施例，地址解碼器121可以包括塊解碼器、行解碼器和地址緩沖器等。電壓發(fā)生器122響應(yīng)于控制邏輯125的控制而操作。電壓發(fā)生器122通過(guò)使用外部電源電壓來(lái)產(chǎn)生內(nèi)部電源電壓，并且將內(nèi)部電源電壓供應(yīng)到半導(dǎo)體存儲(chǔ)器件100。例如，電壓發(fā)生器122通過(guò)調(diào)節(jié)外部電源電壓來(lái)產(chǎn)生內(nèi)部電源電壓。產(chǎn)生的內(nèi)部電源電壓被提供到地址解碼器121、讀寫電壓123、輸入/輸出緩沖器124和控制邏輯125，并且被用作半導(dǎo)體存儲(chǔ)器件100的操作電壓。

電壓發(fā)生器122通過(guò)使用外部電源電壓和內(nèi)部電源電壓中的至少一個(gè)來(lái)產(chǎn)生多個(gè)電壓。作為示例性實(shí)施例，電壓發(fā)生器122包括接收內(nèi)部電源電壓的多個(gè)泵送(pumping)電容器，并且響應(yīng)于控制邏輯125來(lái)選擇性地激活多個(gè)泵送電容器以產(chǎn)生多個(gè)電壓。例如，電壓發(fā)生器122可以產(chǎn)生要施加到行線RL的各種電壓，并且將產(chǎn)生的電壓提供到地址解碼器121。

讀寫電壓123通過(guò)位線BL連接到存儲(chǔ)單元陣列110。讀寫電路123被配置為響應(yīng)于控制邏輯125來(lái)控制位線BL。

在擦除操作期間，讀寫電路123可以浮置位線BL。在編程操作期間，讀寫電路123將要編程的數(shù)據(jù)DATA從輸入/輸出緩沖器124傳輸?shù)轿痪€BL。選中存儲(chǔ)單元根據(jù)傳輸來(lái)的數(shù)據(jù)DATA來(lái)編程。在讀取操作期間，讀寫電路123通過(guò)位線BL從選中存儲(chǔ)單元讀取數(shù)據(jù)DATA，并將讀取的數(shù)據(jù)DATA輸出到輸入/輸出緩沖器124。

作為示例性實(shí)施例，讀寫電路123可以包括頁(yè)緩沖器或頁(yè)寄存器和列選擇電路等?？刂七壿?25連接到地址解碼器121、電壓發(fā)生器122、讀寫電路123和輸入/輸出緩沖器124?？刂七壿?25從輸入/輸出緩沖器124接收控制信號(hào)CTRL和地址ADDR。控制邏輯125被配置為響應(yīng)于控制信號(hào)CTRL來(lái)控制半導(dǎo)體存儲(chǔ)器件100的常規(guī)操作?？刂七壿?25將地址ADDR傳輸?shù)降刂方獯a器121。

輸入/輸出緩沖器124從外部接收控制信號(hào)CTRL和地址ADDR，并且將接收到的控制信號(hào)CTRL和地址ADDR傳輸?shù)娇刂七壿?25。輸入/輸出緩沖器124可以被配置為將從外部輸入的數(shù)據(jù)DATA傳輸?shù)阶x寫電路123，或?qū)淖x寫電路123接收到的數(shù)據(jù) DATA輸出到外部。作為示例性實(shí)施例，半導(dǎo)體存儲(chǔ)器件100可以是快閃存儲(chǔ)器件。

根據(jù)本公開的示例性實(shí)施例，結(jié)被設(shè)置在垂直絕緣材料之下的半導(dǎo)體襯底之內(nèi)。結(jié)定位在其中形成減薄結(jié)構(gòu)SS的區(qū)域中。在減薄結(jié)構(gòu)SS之下，結(jié)與相鄰于半導(dǎo)體襯底的導(dǎo)電層一起來(lái)限定源極線放電晶體管。源極線放電晶體管被設(shè)置在減薄結(jié)構(gòu)SS之下，使得存儲(chǔ)單元陣列的集成度被提升。

結(jié)分別通過(guò)穿過(guò)垂直絕緣材料的接觸插塞來(lái)與公共源極線連接。與半導(dǎo)體襯底相鄰的導(dǎo)電層可以是管道柵極。公共源極線以及管道選擇晶體管可以通過(guò)控制管道柵極來(lái)控制。因此，連接到管道選擇晶體管和源極線放電晶體管的導(dǎo)線被減少，并且用于控制導(dǎo)線的公共控制單元可以被提供。因此，半導(dǎo)體存儲(chǔ)器件的占用面積被減小。

如上所述，在附圖和說(shuō)明書中已經(jīng)公開了實(shí)施例。本文中所使用的特定術(shù)語(yǔ)是出于說(shuō)明的目的，而不限制權(quán)利要求書中所限定的本公開的范圍。因此，本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，在不脫離如所附權(quán)利要求書所限定的本公開的范圍和精神的情況下，可以作出各種變型和其它等同示例。

通過(guò)以上實(shí)施例可以看出，本申請(qǐng)?zhí)峁┝艘韵碌募夹g(shù)方案：

技術(shù)方案1.一種半導(dǎo)體存儲(chǔ)器件，包括：

減薄結(jié)構(gòu)，從單元結(jié)構(gòu)在平行于半導(dǎo)體襯底的方向延伸，單元結(jié)構(gòu)具有層疊在半導(dǎo)體襯底之上的多個(gè)單元晶體管；

垂直絕緣材料，在與半導(dǎo)體襯底交叉的方向延伸，并且被配置為將單元結(jié)構(gòu)和減薄結(jié)構(gòu)劃分為多個(gè)存儲(chǔ)塊；

接觸插塞，分別穿過(guò)在其中形成減薄結(jié)構(gòu)的區(qū)域之內(nèi)的垂直絕緣材料；以及

結(jié)，形成在垂直絕緣材料之下的半導(dǎo)體襯底之內(nèi)，

其中，結(jié)分別耦接到接觸插塞。

技術(shù)方案2.如技術(shù)方案1所述的半導(dǎo)體存儲(chǔ)器件，

其中，所述多個(gè)存儲(chǔ)塊包括在其中形成減薄結(jié)構(gòu)的區(qū)域之內(nèi)的與半導(dǎo)體襯底相鄰的導(dǎo)電層，并且導(dǎo)電層和結(jié)形成晶體管。

技術(shù)方案3.如技術(shù)方案2所述的半導(dǎo)體存儲(chǔ)器件，其中，所述多個(gè)單元晶體管耦接在位線與公共源極線之間，以及

接觸插塞之中的第一接觸插塞耦接到公共源極線，接觸插塞之中的剩余的第二接觸 插塞耦接到地，而所述晶體管耦接在第一接觸插塞與第二接觸插塞之間。

技術(shù)方案4.如技術(shù)方案1所述的半導(dǎo)體存儲(chǔ)器件，其中，所述多個(gè)存儲(chǔ)塊包括耦接到所述多個(gè)單元晶體管的導(dǎo)電層和與導(dǎo)電層交替層疊的層間絕緣層，以及

其中，結(jié)與導(dǎo)電層之中的相鄰于半導(dǎo)體襯底的下導(dǎo)電層形成源極線放電晶體管。

技術(shù)方案5.如技術(shù)方案4所述的半導(dǎo)體存儲(chǔ)器件，其中，所述多個(gè)單元晶體管耦接在位線與公共源極線之間，以及

其中，接觸插塞之中的第一接觸插塞耦接到公共源極線，接觸插塞之中的剩余的第二接觸插塞耦接到地，而源極線放電晶體管耦接在第一接觸插塞與第二接觸插塞之間。

技術(shù)方案6.如技術(shù)方案4所述的半導(dǎo)體存儲(chǔ)器件，其中，下導(dǎo)電層是耦接到所述多個(gè)單元晶體管之中的管道選擇晶體管的管道柵極。

技術(shù)方案7.如技術(shù)方案6所述的半導(dǎo)體存儲(chǔ)器件，

其中，管道選擇晶體管和源極線放電晶體管共同耦接到管道柵極，以及

其中，當(dāng)導(dǎo)通電壓被施加至管道柵極時(shí)，管道選擇晶體管和源極線放電晶體管被導(dǎo)通。

技術(shù)方案8.如技術(shù)方案4所述的半導(dǎo)體存儲(chǔ)器件，

其中，所述多個(gè)單元晶體管中的第一單元晶體管是選擇晶體管，

其中，導(dǎo)電層中的第一導(dǎo)電層是選擇線并且耦接到選擇晶體管，

其中，所述多個(gè)單元晶體管中的第二單元晶體管是存儲(chǔ)單元，

其中，導(dǎo)電層中的第二導(dǎo)電層是字線并且耦接到所述存儲(chǔ)單元，以及

其中，下導(dǎo)電層是管道柵極。

技術(shù)方案9.如技術(shù)方案1所述的半導(dǎo)體存儲(chǔ)器件，

其中，減薄結(jié)構(gòu)從單元結(jié)構(gòu)延伸到選擇線接觸區(qū)域、虛設(shè)區(qū)域和字線接觸區(qū)域，

其中，選擇線接觸區(qū)域和字線接觸區(qū)域中的減薄結(jié)構(gòu)是階梯形式，以及

其中，虛設(shè)區(qū)域中的減薄結(jié)構(gòu)不具有階梯。

技術(shù)方案10.如技術(shù)方案9所述的半導(dǎo)體存儲(chǔ)器件，

其中，垂直絕緣材料從單元結(jié)構(gòu)延伸到選擇線接觸區(qū)域、虛設(shè)區(qū)域和字線接觸區(qū)域，以及

其中，接觸插塞分別穿過(guò)虛設(shè)區(qū)域中的垂直絕緣材料。

技術(shù)方案11.一種半導(dǎo)體存儲(chǔ)器件，包括：

減薄結(jié)構(gòu)，包括導(dǎo)電層和層間絕緣層，其中，導(dǎo)電層耦接到多個(gè)單元晶體管，其中，所述多個(gè)單元晶體管層疊在半導(dǎo)體襯底之上，其中，層間絕緣層安置在導(dǎo)電層之間；

第一垂直絕緣材料和第二垂直絕緣材料，向與半導(dǎo)體襯底的上表面交叉的方向延伸并且分別安置在減薄結(jié)構(gòu)的第一側(cè)和第二側(cè)處；

第一接觸插塞和第二接觸插塞，分別穿過(guò)第一垂直絕緣材料和第二垂直絕緣材料；以及

第一結(jié)和第二結(jié)，分別形成在第一垂直絕緣材料和第二垂直絕緣材料之下的半導(dǎo)體襯底中，

其中，第一結(jié)和第二結(jié)分別與第一接觸插塞和第二接觸插塞耦接。

技術(shù)方案12.如技術(shù)方案11所述的半導(dǎo)體存儲(chǔ)器件，

其中，導(dǎo)電層之中的最下面的導(dǎo)電層是管道柵極，以及

其中，第一結(jié)、第二結(jié)以及被設(shè)置在第一結(jié)與第二結(jié)之間的管道柵極形成源極線放電晶體管。

技術(shù)方案13.如技術(shù)方案12所述的半導(dǎo)體存儲(chǔ)器件，

其中，所述多個(gè)單元晶體管耦接在位線與公共源極線之間，以及

其中，第一接觸插塞耦接到公共源極線，

其中，第二接觸插塞耦接到接地線，以及

其中，源極線放電晶體管被設(shè)置在第一接觸插塞與第二接觸插塞之間。

技術(shù)方案14.如技術(shù)方案13所述的半導(dǎo)體存儲(chǔ)器件，

其中，所述多個(gè)單元晶體管中的至少一個(gè)是管道選擇晶體管，以及

其中，最下面的充當(dāng)管道柵極的導(dǎo)電層耦接到管道選擇晶體管。

技術(shù)方案15.如技術(shù)方案14所述的半導(dǎo)體存儲(chǔ)器件，

其中，當(dāng)導(dǎo)通電壓被施加到管道柵極時(shí)，管道選擇晶體管和源極線放電晶體管被導(dǎo)通。

技術(shù)方案16.如技術(shù)方案11所述的半導(dǎo)體存儲(chǔ)器件，

其中，減薄結(jié)構(gòu)包括選擇線接觸區(qū)域、虛設(shè)區(qū)域和字線接觸區(qū)域，并且從所述多個(gè) 單元晶體管延伸，

其中，選擇線接觸區(qū)域和字線接觸區(qū)域中的減薄結(jié)構(gòu)以階梯形式來(lái)圖案化，以及

其中，虛設(shè)區(qū)域中的減薄結(jié)構(gòu)不具有階梯。

技術(shù)方案17.如技術(shù)方案16所述的半導(dǎo)體存儲(chǔ)器件，

其中，第一垂直絕緣材料和第二垂直絕緣材料從所述多個(gè)單元晶體管延伸到選擇線接觸區(qū)域、虛設(shè)區(qū)域和字線接觸區(qū)域，以及

其中，第一接觸插塞和第二接觸插塞分別穿過(guò)虛設(shè)區(qū)域中的第一垂直絕緣材料和第二垂直絕緣材料。

技術(shù)方案18.一種半導(dǎo)體存儲(chǔ)器件，包括：

第一垂直絕緣材料和第二垂直絕緣材料，被設(shè)置在襯底之上；

層疊體，包括管道柵極和減薄結(jié)構(gòu)并且被設(shè)置在第一垂直絕緣材料與第二垂直絕緣材料之間的襯底之上；

第一結(jié)和第二結(jié)，分別形成在第一垂直絕緣材料和第二垂直絕緣材料之下的襯底中，其中，第一結(jié)和第二結(jié)以及管道柵極形成源極線放電晶體管；以及

第一接觸插塞和第二接觸插塞，分別穿過(guò)第一垂直絕緣材料和第二垂直絕緣材料，并且分別耦接到第一結(jié)和第二結(jié)。

技術(shù)方案19.如技術(shù)方案18所述的半導(dǎo)體存儲(chǔ)器件，

其中，第一接觸插塞將第一結(jié)耦接到公共源極線，以及

其中，第二接觸插塞將第二結(jié)耦接到接地線。

技術(shù)方案20.如技術(shù)方案18所述的半導(dǎo)體存儲(chǔ)器件，還包括：

單元結(jié)構(gòu)，從減薄結(jié)構(gòu)延伸并且被設(shè)置在襯底之上；以及

管道選擇晶體管，選擇單元結(jié)構(gòu)，

其中，管道柵極從襯底與減薄結(jié)構(gòu)之間延伸到襯底與單元結(jié)構(gòu)之間，并且耦接在管道選擇晶體管與源極線放電晶體管之間。