本發(fā)明涉及集成電路存儲(chǔ)器領(lǐng)域，更確切地說，涉及三維縱向存儲(chǔ)器（3D-M_V）。

背景技術(shù)：

三維存儲(chǔ)器（3D-M）是一種單體（monolithic）半導(dǎo)體存儲(chǔ)器，它含有多個(gè)相互堆疊的存儲(chǔ)元。3D-M包括三維只讀存儲(chǔ)器（3D-ROM）和三維隨機(jī)讀取存儲(chǔ)器（3D-RAM）。3D-ROM可以進(jìn)一步劃分為三維掩膜編程只讀存儲(chǔ)器（3D-MPROM）和三維電編程只讀存儲(chǔ)器（3D-EPROM）?；谄渚幊虣C(jī)制，3D-M可以是3D-memristor、3D-RRAM或3D-ReRAM （resistive random-access memor）、3D-PCM（phase-change memory）、3D-PMC（programmable metallization-cell memory）、或3D-CBRAM（conductive-bridging random-access memory）等。

美國專利5,835,396披露了一種3D-M，即3D-ROM。如圖1A所示，3D-M芯片20含有一襯底電路層0K及多個(gè)堆疊于襯底電路層0K上并相互堆疊的存儲(chǔ)層16A、16B。襯底電路層0K含有晶體管0t及其互連線0i。晶體管0t形成在半導(dǎo)體襯底0中。襯底互連線0i為晶體管0t實(shí)現(xiàn)相互連接。在這個(gè)例子中，襯底互連線0i含有金屬層0M1、0M2。

存儲(chǔ)層16A、16B堆疊在襯底電路層0K之上，它們通過接觸通道孔（如1av）與襯底0耦合。每個(gè)存儲(chǔ)層（如16A）含有多條頂?shù)刂肪€（如2a）、底地址線（如1a）和存儲(chǔ)元（如5aa）。存儲(chǔ)元可以采用二極管、晶體管或別的器件。在各種存儲(chǔ)元中，采用二極管的存儲(chǔ)元具有最小面積，僅為4F²（F為最小特征尺寸）。二極管存儲(chǔ)元一般形成在頂?shù)刂肪€和底地址線的交叉點(diǎn)處，從而構(gòu)成一交叉點(diǎn)（cross-point）陣列。這里，二極管泛指任何具有如下特征的二端器件：當(dāng)其外加電壓的數(shù)值小于讀電壓或外加電壓的方向與讀電壓相反時(shí)，其電阻遠(yuǎn)大于其在讀電壓下的電阻。二極管的例子包括半導(dǎo)體二極管（如p-i-n硅二極管等）和金屬氧化物二極管（如氧化鈦二極管、氧化鎳二極管等）等。

存儲(chǔ)層16A、16B構(gòu)成至少一3D-M陣列16，而襯底電路層0K則含有3D-M陣列16的周邊電路。其中，一部分周邊電路位于3D-M陣列下方，它們被稱為陣列下周邊電路；另一部分周邊電路位于3D-M陣列外邊，它們被稱為陣列外周邊電路18。由于陣列外周邊電路18比3D-M陣列16含有更少的后端（back-end-of-line，簡稱為BEOL）層，陣列外周邊電路18上方的空間17不含有存儲(chǔ)元，該空間實(shí)際上被浪費(fèi)了。在本說明書中，BEOL層是指高于襯底的一層導(dǎo)電線。在圖1A中，3D-M陣列16含有6個(gè)BEOL層（包括2個(gè)襯底互連線層0M1、0M以及存儲(chǔ)層16A、16B各含的2個(gè)地址線層1a-4a）；而陣列外周邊電路18只含有2個(gè)BEOL層（2個(gè)襯底互連線層0M1、0M2）。

美國專利7,388,476披露了一種集成3D-M芯片，其三維陣列及其周邊電路都集成在同一芯片內(nèi)。如圖1B所示，該集成3D-M芯片20含有三維陣列區(qū)域22和周邊電路區(qū)域28。三維陣列區(qū)域22含有多個(gè)3D-M陣列（如22aa、22ay）及其解碼器（如24、24G）。這些解碼器24包括本地解碼器24和整體解碼器24G。其中，本地解碼器24對(duì)單個(gè)3D-M陣列的地址/數(shù)據(jù)進(jìn)行解碼，整體解碼器24G將總地址/數(shù)據(jù)25解碼至單個(gè)3D-M陣列中。

周邊電路區(qū)域28中的電路組件使集成3D-M芯片20能完成基本的存儲(chǔ)功能，它們可以為三維陣列區(qū)域22與主機(jī)（即直接使用該芯片20的設(shè)備）之間實(shí)現(xiàn)電壓、數(shù)據(jù)、地址轉(zhuǎn)換。周邊電路28含有讀/寫電壓產(chǎn)生器21和地址/數(shù)據(jù)轉(zhuǎn)換器29。其中，讀/寫電壓產(chǎn)生器21將電源電壓23轉(zhuǎn)換成讀電壓V_R或/和寫（編程）電壓V_W；地址/數(shù)據(jù)轉(zhuǎn)換器29將邏輯地址/數(shù)據(jù)27與物理地址/數(shù)據(jù)25相互轉(zhuǎn)換。在本說明書中，邏輯地址/數(shù)據(jù)27是主機(jī)使用的地址/數(shù)據(jù)；而物理地址/數(shù)據(jù)25是3D-M陣列使用的地址/數(shù)據(jù)。

圖1A和圖1B中的例子是三維橫向存儲(chǔ)器（3D-M_H），其基本存儲(chǔ)組件是水平存儲(chǔ)層。上述介紹也可以用于三維縱向存儲(chǔ)器（3D-M_V），其基本存儲(chǔ)組件是豎直存儲(chǔ)串。

美國專利8,638,611披露了一種3D-M_V。它是一種縱向NAND（vertical NAND）。除了縱向NAND，3D-ROM、3D-RAM、3D-memristor、3D-RRAM或3D-ReRAM、3D-PCM、3D-PMC、3D-CBRAM也可以形成3D-M_V。如圖2所示，該3D-M_V芯片20含有至少一3D-M_V陣列16和周邊電路18。3D-M_V陣列16含有多個(gè)豎直存儲(chǔ)串16X、16Y。每個(gè)存儲(chǔ)串（如16X）含有多個(gè)垂直堆疊的存儲(chǔ)元（如8a-8h），這些存儲(chǔ)元通過一條豎直地址線相互耦合。每個(gè)存儲(chǔ)元（如8f）含有一個(gè)縱向晶體管，該縱向晶體管含有柵極6、存儲(chǔ)膜7和縱向溝道9。在一個(gè)豎直存儲(chǔ)串中，每個(gè)存儲(chǔ)元（如8f）的柵極6構(gòu)成一個(gè)BEOL層。在圖2中，3D-M_V陣列16含有8個(gè)BEOL層，即存儲(chǔ)層8a-8h。

由于豎直存儲(chǔ)串16X、16Y占用了其下方的襯底0（圖2），3D-M_V芯片20不能含有陣列下周邊電路，而只能含有陣列外周邊電路18。這與3D-M_H（圖1A）不同，3D-M_H芯片20可以含有陣列下周邊電路。3D-M_V陣列16的周邊電路18含有襯底晶體管0t及其襯底互連線0i。襯底晶體管0t形成在半導(dǎo)體襯底0中，它是傳統(tǒng)的平面型晶體管。襯底互連線0i為襯底晶體管0t實(shí)現(xiàn)相互連接。在這個(gè)例子中，周邊電路18含有2個(gè)BEOL層，即襯底互連線層0M1、0M2。

以往技術(shù)的3D-M_V是集成3D-M_V。也就是說，3D-M_V陣列16和周邊電路18集成在同一3D-M_V芯片20中。由于它們的制造工藝不匹配，3D-M_V陣列16和周邊電路18需要分別形成。相應(yīng)地，圖2中的3D-M_V芯片20含有10個(gè)BEOL層，包括3D-M_V陣列16的8個(gè)BEOL層以及周邊電路18的2個(gè)BEOL層。

現(xiàn)有技術(shù)的主流觀點(diǎn)是：集成度越大越好，即集成能降低成本并提高性能。不幸的是，該觀點(diǎn)對(duì)3D-M_V不成立。首先來說，由于豎直存儲(chǔ)串16X、16Y的BEOL層遠(yuǎn)多于周邊電路18，盲目集成的直接結(jié)果就是不得不用制造豎直存儲(chǔ)串16X、16Y的昂貴工藝流程來制造本來很簡單的周邊電路18，這會(huì)增加3D-M_V的整體成本。其次，由于3D-M_V芯片20主要針對(duì)3D-M_V陣列16優(yōu)化，它不得不犧牲周邊電路18的性能。例如說，周邊電路18含有少數(shù)幾個(gè)（如2個(gè)）襯底互連線層，或使用速度較慢的耐高溫互連線材料（如采用鎢作為導(dǎo)電材料、氧化硅作為絕緣材料），這會(huì)降低3D-M_V的整體性能。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的主要目的是降低三維縱向存儲(chǔ)器（3D-M_V）的整體價(jià)格。

本發(fā)明的另一目的是提高3D-M_V的整體性能。

為了實(shí)現(xiàn)這些以及別的目的，本發(fā)明遵從如下設(shè)計(jì)原則：將三維電路和二維電路分離到不同芯片，以便將它們分別優(yōu)化。例如說，將3D-M_V陣列16（三維電路）和電壓產(chǎn)生器（二維電路）分離到不同芯片中。相應(yīng)地，本發(fā)明提出一種分離3D-M_V，它含有至少一三維陣列芯片和至少一電壓產(chǎn)生器芯片。三維陣列芯片（三維電路）構(gòu)建在三維空間中并含有多個(gè)功能層（多個(gè)相互堆疊的存儲(chǔ)層），電壓產(chǎn)生器芯片（二維電路）構(gòu)建在二維空間中并只含有一個(gè)功能層（即含電壓產(chǎn)生器）。

在分離3D-M_V中，由于三維陣列芯片和電壓產(chǎn)生器芯片可以分別設(shè)計(jì)和制造，它們可以具有不同的后端（BEOL）結(jié)構(gòu)。首先，由于電壓產(chǎn)生器芯片含有更少的BEOL層，其晶圓成本遠(yuǎn)低于三維陣列芯片（或集成3D-M_V芯片）。在一個(gè)實(shí)施例中，三維陣列芯片中豎直存儲(chǔ)串所含的存儲(chǔ)元數(shù)目遠(yuǎn)大于電壓產(chǎn)生器芯片的互連線層數(shù)。相應(yīng)地，分離3D-M_V的整體成本低于集成3D-M_V。其次，由于電壓產(chǎn)生器芯片的后端結(jié)構(gòu)可以單獨(dú)優(yōu)化，其電壓產(chǎn)生器的性能好于集成3D-M_V中的電壓產(chǎn)生器（或三維陣列芯片中的周邊電路）。在一實(shí)施例中，電壓產(chǎn)生器芯片的互連線層數(shù)大于三維陣列芯片中的周邊電路。在另一實(shí)施例中，電壓產(chǎn)生器芯片可以采用高性能互連線材料（如采用銅做為導(dǎo)電材料，高k材料作為絕緣材料；三維陣列芯片的周邊電路采用速度較慢的耐高溫互連線材料）。相應(yīng)地，分離3D-M_V的整體性能好于集成3D-M_V。

相應(yīng)地，本發(fā)明提出一種分離的三維縱向存儲(chǔ)器（3D-M_V）(50)，其特征在于包括：一含有至少一3D-M_V陣列(36)的三維陣列芯片(30)，該3D-M_V陣列(36)含有多個(gè)豎直存儲(chǔ)串(16X、16Y)，每個(gè)豎直存儲(chǔ)串含有多個(gè)垂直堆疊的存儲(chǔ)元(8a-8h)；一含有至少部分電壓產(chǎn)生器的電壓產(chǎn)生器芯片(40)，該電壓產(chǎn)生器為該三維陣列芯片(30)提供至少一與電源電壓(V_DD)不同的讀電壓(V_R)和/或?qū)戨妷?V_W)；所述三維陣列芯片(30)不含所述部分電壓產(chǎn)生器，所述三維陣列芯片(30)中豎直存儲(chǔ)串(16X)所含的存儲(chǔ)元(8a-8h)數(shù)目大于所述電壓產(chǎn)生器芯片(40)的互連線層數(shù)，所述三維陣列芯片(30)和所述電壓產(chǎn)生器芯片(40)為兩個(gè)不同的芯片。

本發(fā)明還提出一種一種分離的三維縱向存儲(chǔ)器（3D-M_V）(50)，其特征在于包括：一含有至少一3D-M_V陣列(36)和一周邊電路(38)的三維陣列芯片(30)，該3D-M_V陣列(36)含有多個(gè)豎直存儲(chǔ)串(16X、16Y)，該周邊電路(38)位于該3D-M_V陣列(36)之外；一含有至少部分電壓產(chǎn)生器的電壓產(chǎn)生器芯片(40)，該電壓產(chǎn)生器為該三維陣列芯片(30)提供至少一與電源電壓(V_DD)不同的讀電壓(V_R)和/或?qū)戨妷?V_W)；所述三維陣列芯片(30)不含所述部分電壓產(chǎn)生器，所述電壓產(chǎn)生器芯片(40)的互連線層數(shù)大于所述周邊電路(38) 的互連線層數(shù)，所述三維陣列芯片(30)和所述電壓產(chǎn)生器芯片(40)為兩個(gè)不同的芯片。

本發(fā)明還提出一種分離的三維縱向存儲(chǔ)器（3D-M_V）(50)，其特征在于包括：一含有至少一3D-M_V陣列(36)和一周邊電路(38)的三維陣列芯片(30)，該3D-M_V陣列(36)含有多個(gè)豎直存儲(chǔ)串(16X、16Y)，該周邊電路(38)位于該3D-M_V陣列(36)之外；一含有至少部分電壓產(chǎn)生器的電壓產(chǎn)生器芯片(40)，該電壓產(chǎn)生器為該三維陣列芯片(30)提供至少一與電源電壓(V_DD)不同的讀電壓(V_R)和/或?qū)戨妷?V_W)；所述三維陣列芯片(30)不含所述部分電壓產(chǎn)生器，所述周邊電路(38)和所述電壓產(chǎn)生器芯片(40)含有不同的互連線材料，所述三維陣列芯片(30)和所述電壓產(chǎn)生器芯片(40)為兩個(gè)不同的芯片。

附圖說明

圖1A是一種3D-M（現(xiàn)有技術(shù)）的截面圖；圖1B是一種集成3D-芯片（現(xiàn)有技術(shù)）的系統(tǒng)構(gòu)架。

圖2是一種集成3D-M_V芯片（現(xiàn)有技術(shù)）的截面圖。

圖3A－圖3C表示三種分離3D-M_V。

圖4A是一種分離3D-M_V中三維陣列芯片的截面圖；圖4B是該分離3D-M_V中電壓產(chǎn)生器芯片的截面圖。

圖5A－圖5B表示第一種周邊電路組件在芯片間的分配方式。

圖6A－圖6B表示第二種周邊電路組件在芯片間的分配方式。

圖7A－圖7C表示第三種周邊電路組件在芯片間的分配方式。

圖8A－圖8B表示第四種周邊電路組件在芯片間的分配方式。

圖9A－圖9B表示兩種支持多個(gè)三維陣列芯片的電壓產(chǎn)生器芯片。

圖10A－圖10C是三種分離3D-M封裝或組件的截面圖。

圖11A－圖11C是三種電壓產(chǎn)生器的電路框圖。

圖12A是一種地址轉(zhuǎn)換器的電路框圖；圖12B是一種數(shù)據(jù)轉(zhuǎn)換器的電路框圖。

注意到，這些附圖僅是概要圖，它們不按比例繪圖。為了顯眼和方便起見，圖中的部分尺寸和結(jié)構(gòu)可能做了放大或縮小。在不同實(shí)施例中，相同的符號(hào)一般表示對(duì)應(yīng)或類似的結(jié)構(gòu)。

具體實(shí)施方式

在本發(fā)明中，“/”表示“和”或“或”的關(guān)系。例如，讀/寫電壓表示讀電壓、或?qū)戨妷?、或讀電壓和寫電壓；地址/數(shù)據(jù)表示地址、或數(shù)據(jù)、或地址和電壓。

圖3A－圖3C表示三種分離的三維縱向存儲(chǔ)器（3D-M_V）50。它包括一能與各種主機(jī)實(shí)現(xiàn)物理連接、并按照一種通訊標(biāo)準(zhǔn)通訊的接口54。接口54包括多個(gè)接觸端52a、52b、54a－54d，它們能與主機(jī)插口對(duì)應(yīng)的接觸端耦合。其中，電源端52a與主機(jī)的電源接觸端耦合，主機(jī)通過電源端52a提供的電源被稱為電源電壓V_DD；接地端52b為分離3D-M_V 50提供接地電壓V_SS；信號(hào)端54a－54d為主機(jī)和分離3D-M_V 50提供信號(hào)交換，這些信號(hào)包括地址/數(shù)據(jù)。由于這些地址/數(shù)據(jù)直接被主機(jī)使用，它們是邏輯地址/數(shù)據(jù)。

分離3D-M_V 50含有至少一三維陣列芯片30（三維電路）和一電壓產(chǎn)生器芯片40（二維電路）。在這些實(shí)施例中，至少一個(gè)電壓產(chǎn)生器位于電壓產(chǎn)生器芯片40中，而非位于三維陣列芯片30中。由于電壓產(chǎn)生器是實(shí)現(xiàn)3D-M_V功能的必需組件，不含電壓產(chǎn)生器的三維陣列芯片30本身不是一個(gè)能獨(dú)立工作的存儲(chǔ)芯片。

圖3A中的分離3D-M_V 50是一存儲(chǔ)卡，它含有一單獨(dú)的三維陣列芯片（三維電路）30和一單獨(dú)的電壓產(chǎn)生器芯片（二維電路）40。電壓產(chǎn)生器芯片40從主機(jī)處獲取電源電壓V_DD，將其轉(zhuǎn)換成讀/寫電壓，并通過電源總線56向三維陣列芯片30提供讀/寫電壓。這里，讀/寫電壓可以是僅為讀電壓V_R、或僅為寫電壓V_W、或包括讀電壓V_R和寫電壓V_W，它與電源電壓V_DD具有不同的數(shù)值。在本實(shí)施例中，讀/寫電壓包括一個(gè)讀電壓V_R和兩個(gè)寫電壓V_W1、V_W2。在別的實(shí)施例中，讀/寫電壓可以包括不止一個(gè)讀電壓或兩個(gè)寫電壓。

圖3B中的的分離3D-M_V 50也是一存儲(chǔ)卡。它含有兩個(gè)周邊電路芯片：電壓產(chǎn)生器芯片40和地址/數(shù)據(jù)轉(zhuǎn)換器芯片40*。電壓產(chǎn)生器芯片40含有一電壓產(chǎn)生器；地址/數(shù)據(jù)轉(zhuǎn)換器芯片40*含有一地址/數(shù)據(jù)轉(zhuǎn)換器。地址/數(shù)據(jù)轉(zhuǎn)換器將接觸端54a－54d上的邏輯地址/數(shù)據(jù)信號(hào)轉(zhuǎn)換為內(nèi)部總線58上的物理地址/數(shù)據(jù)，或者反向轉(zhuǎn)換。

圖3C中的分離3D-M_V 50是一大容量存儲(chǔ)卡或一固態(tài)硬盤。它含有多個(gè)三維陣列芯片30a、30b… 30w。這些三維陣列芯片組成兩個(gè)通道：A和B。通道A中，內(nèi)部總線58A為三維陣列芯片30a、30b… 30i提供物理地址/數(shù)據(jù)，通道B中，內(nèi)部總線58B為三維陣列芯片30r、30s… 30w提供物理地址/數(shù)據(jù)。同時(shí)，電源總線56為維陣列芯片30a、30b… 30w提供讀/寫電壓。雖然本實(shí)施例僅有兩個(gè)通道，對(duì)于熟悉本專業(yè)的人士來說，大容量存儲(chǔ)卡和固態(tài)硬盤可以含有更多通道。

圖4A是分離3D-M_V 50中三維陣列芯片30的截面圖。它含有至少一3D-M_V陣列36和一周邊電路38。3D-M_V陣列36形成在三維空間中，并含有多個(gè)豎直存儲(chǔ)串16X、16Y。每個(gè)豎直存儲(chǔ)串（如16X）含有多個(gè)垂直堆疊的存儲(chǔ)元（如8a-8h）。這些存儲(chǔ)元通過一條豎直地址線相互耦合。每個(gè)存儲(chǔ)元（如8f）含有一個(gè)縱向晶體管，該縱向晶體管含有柵極6、存儲(chǔ)膜7和縱向溝道9。一個(gè)3D-M_V的例子是縱向NAND（vertical NAND）。對(duì)于3D-M_V陣列36來說，其BEOL層數(shù)等于豎直存儲(chǔ)串中的存儲(chǔ)元數(shù)目，也可以大于豎直存儲(chǔ)串中的存儲(chǔ)元數(shù)目。圖4A中的3D-M_V陣列36含有8個(gè)BEOL層，實(shí)際量產(chǎn)的3D-M_V陣列36含有24個(gè)或更多的BEOL層。

周邊電路18位于3D-M_V陣列36之外。它含有襯底晶體管0t及襯底互連線0i。襯底晶體管0t形成在半導(dǎo)體襯底0中，它是傳統(tǒng)的平面型晶體管。襯底互連線0i為襯底晶體管0t實(shí)現(xiàn)相互連接。在這個(gè)例子中，周邊電路18含有2個(gè)BEOL層，即襯底互連線層0M1、0M2。另一方面，雖然圖4A中周邊電路38的截面圖與圖1B中周邊電路18的類似，圖4A中周邊電路38所含周邊電路組件要比圖1B中周邊電路18少。具體說來，周邊電路38至少缺一電壓產(chǎn)生器。周邊電路38的細(xì)節(jié)在圖5A－圖10B中進(jìn)一步披露。

圖4B是分離3D-M_V 50中電壓產(chǎn)生器芯片40的截面圖。電壓產(chǎn)生器芯片40形成在二維空間中，并只含有一個(gè)功能層，即襯底電路層0K’。 襯底電路層0K’包括晶體管0t’及其互連線0i’。晶體管0t’形成在電壓產(chǎn)生器襯底0’上，互連線0i’ 為晶體管0t’實(shí)現(xiàn)相互連接。該電壓產(chǎn)生器芯片40含有四個(gè)BEOL層，即互連線層0M1’－0M4’。

熟悉本專業(yè)的認(rèn)識(shí)都知道，集成電路的生產(chǎn)成本基本與其BEOL層數(shù)成正比。由于電壓產(chǎn)生器芯片40含有較少的BEOL層，其晶圓成本遠(yuǎn)低于三維陣列芯片30。因?yàn)橹辽俨糠址蛛x3D-M_V 50（即電壓產(chǎn)生器芯片40）的生產(chǎn)成本遠(yuǎn)低于集成3D-M_V芯片20（電壓產(chǎn)生器位于芯片20中），分離3D-M_V 50的整體成本低于集成3D-M_V 20。

此外，由于電壓產(chǎn)生器芯片40是一獨(dú)立芯片，它可以比集成3D-M_V芯片20的周邊電路18具有更多的襯底互連線層（如從兩層增加到四層），因此電壓產(chǎn)生器芯片40中的電壓產(chǎn)生器要比集成3D-M芯片20中的電壓產(chǎn)生器設(shè)計(jì)更為簡單、性能較好且所占芯片面積較小。注意到，雖然電壓產(chǎn)生器芯片40的互連線層數(shù)大于周邊電路18，其BEOL層數(shù)仍遠(yuǎn)小于三維陣列芯片30（4 vs. 8）。

另外，由于電壓產(chǎn)生器芯片40不需要經(jīng)歷高溫工藝，其互連線0i’可以采用高性能互連線材料，如采用銅（Cu）做為導(dǎo)電材料、高k材料做為絕緣材料。這些材料可以提高電壓產(chǎn)生器芯片40的功能，從而提高分離3D-M_V 50的整體性能。

對(duì)于傳統(tǒng)的二維存儲(chǔ)器（2D-M，如閃存），雖然可以將其周邊電路組件從二維陣列芯片分離到一周邊電路芯片中，但這樣做會(huì)增加成本且降低性能，這是因?yàn)槎S陣列芯片和周邊電路芯片的后端結(jié)構(gòu)類似，具有相近的晶圓成本和電路性能；加上多余的引線成本和延遲，分離2D-M的成本和性能都比集成2D-M差。這與3D-M_V完全不同。三維陣列芯片和周邊電路芯片的后端結(jié)構(gòu)差別很大（如具有不同的BEOL層數(shù)、不同的襯底互連線層數(shù)、不同的襯底互連線材料等），分離3D-M_V的成本和性能均好于集成3D-M_V。

分離3D-M_V 50與集成3D-M_V 20的不同之處在于：至少一個(gè)周邊電路組件位于電壓產(chǎn)生器芯片40，而非位于三維陣列芯片30。也就是說，3D-M_V的周邊電路組件被分配到三維陣列芯片30和電壓產(chǎn)生器芯片40之間。圖5A－圖9B表示了多種在芯片（30、40）間的分配方法。

圖5A－圖5B表示第一種周邊電路組件在芯片間的分配方式。在圖5A中，存儲(chǔ)陣列芯片30含有多個(gè)3D-M陣列（如22aa、22ay）及其解碼器。它還含有地址/數(shù)據(jù)轉(zhuǎn)換器49，但是不含有電壓產(chǎn)生器。在圖5B中，電壓產(chǎn)生器芯片40含有圖5A中所不含的電壓產(chǎn)生器41。由于不含有電壓產(chǎn)生器41，存儲(chǔ)陣列芯片30具有較高的陣列效率。

圖6A－圖6B表示第二種周邊電路組件在芯片間的分配方式。在圖6A中，存儲(chǔ)陣列芯片30含有多個(gè)3D-M陣列（如22aa、22ay）及其解碼器，但不含有電壓產(chǎn)生器41和地址/數(shù)據(jù)轉(zhuǎn)換器49。在圖6B中，周邊電路芯片40含有電壓產(chǎn)生器41和地址/數(shù)據(jù)轉(zhuǎn)換器49。由于不含有電壓產(chǎn)生器41和地址/數(shù)據(jù)轉(zhuǎn)換器49，存儲(chǔ)陣列芯片30具有很高的陣列效率。

圖7A－圖7C表示第三種周邊電路組件在芯片間的分配方式。在圖7A中，存儲(chǔ)陣列芯片30含有多個(gè)3D-M陣列（如22aa、22ay）及其解碼器，但不含有電壓產(chǎn)生器41和地址/數(shù)據(jù)轉(zhuǎn)換器49。電壓產(chǎn)生器41和地址/數(shù)據(jù)轉(zhuǎn)換器49位于不同的周邊電路芯片中：電壓產(chǎn)生器41位于電壓產(chǎn)生器芯片40（圖7B）中；地址/數(shù)據(jù)轉(zhuǎn)換器49位于地址/數(shù)據(jù)轉(zhuǎn)換器芯片40*（圖7C）中。電壓產(chǎn)生器41以模擬電路為主，地址/數(shù)據(jù)轉(zhuǎn)換器49以數(shù)碼電路為主。由于它們位于不同的周邊電路芯片40、40*，可以對(duì)它們分別優(yōu)化：對(duì)電壓產(chǎn)生器芯片40優(yōu)化模擬性能，對(duì)地址/數(shù)據(jù)轉(zhuǎn)換器芯片40*優(yōu)化數(shù)碼性能。

圖8A－圖8B表示第四種周邊電路組件在芯片間的分配方式。它與圖6A－圖6B類似，只是三維陣列芯片30還含有第一并行-串行轉(zhuǎn)化電路47（圖8A），它將芯片30內(nèi)部的并行數(shù)碼信號(hào)（如地址/數(shù)據(jù)/指令）轉(zhuǎn)換成芯片30外部的串行數(shù)碼信號(hào)。電壓產(chǎn)生器芯片40還含有第二并行-串行轉(zhuǎn)化電路47’（圖8B），它也將電壓產(chǎn)生器芯片40內(nèi)部的并行數(shù)碼信號(hào)（如地址/數(shù)據(jù)/指令）轉(zhuǎn)換成芯片40外部的串行數(shù)碼信號(hào)。通過并行-串行轉(zhuǎn)化，三維陣列芯片30和電壓產(chǎn)生器芯片40之間的引線（或焊球）數(shù)目可以被極大地減少，故能降低由于采用分離3D-M_V封裝而導(dǎo)致的額外引線（或焊球）成本。

圖9A－圖9B表示兩種支持多個(gè)三維陣列的電壓產(chǎn)生器芯片40。圖9A中的電壓產(chǎn)生器芯片40含有多個(gè)電壓產(chǎn)生器41a、41b…41w。每個(gè)電壓產(chǎn)生器（如41a）為相應(yīng)的三維陣列芯片（如圖3C中的30a）提供讀/寫電壓。圖9B中的電壓產(chǎn)生器芯片40還含有多個(gè)地址/數(shù)據(jù)轉(zhuǎn)換器49a、49b…49w。每個(gè)地址/數(shù)據(jù)轉(zhuǎn)換器（如49a）為相應(yīng)的三維陣列芯片（如圖3C中的30a）轉(zhuǎn)換地址/數(shù)據(jù)。

圖10A－圖10C是三種分離3D-M_V的截面圖。圖10A－圖10B中的分離3D-M_V是一種多芯片封裝（MCP）。圖10C中的分離3D-M_V是一種多芯片組件（MCM）。這些MCP和MCM可以用于存儲(chǔ)卡或固態(tài)硬盤。

圖10A中的3D-M_V封裝60含有兩個(gè)單獨(dú)的芯片：一三維陣列芯片30和一電壓產(chǎn)生器芯片40。芯片30、40堆疊在一封裝襯底（interposer）63上并位于同一封裝殼61中。引線（bond wire）65為芯片30、40提供電連接。除了引線，還可以采用焊球（solder bump）等。為了保證數(shù)據(jù)安全，芯片30、40最好封裝在一模塑料（molding compound）67內(nèi)。在本實(shí)施例中，三維陣列芯片30堆疊在電壓產(chǎn)生器芯片40上。在其它實(shí)施例中，電壓產(chǎn)生器芯片40可以堆疊在三維陣列芯片30上，或三維陣列芯片30與電壓產(chǎn)生器芯片40面對(duì)面地堆疊在一起，或三維陣列芯片30和電壓產(chǎn)生器芯片40并列放置。

圖10B中的3D-M_V多芯片封裝60含有至少兩個(gè)三維陣列芯片30a、30b和一電壓產(chǎn)生器芯片40。這些芯片30a、30b和40是三個(gè)單獨(dú)的芯片。它們位于同一封裝殼61中。其中，三維陣列芯片30a堆疊在三維陣列芯片30b之上，三維陣列芯片30b堆疊在電壓產(chǎn)生器芯片40之上。引線65為芯片30a、30b和40提供電連接。

圖10C中的分離3D-M_V組件60含有一組件框架76。該框架76含有兩個(gè)單獨(dú)的封裝：三維陣列封裝72和周邊電路封裝74。其中，三維陣列封裝72含有兩個(gè)三維陣列芯片30a、30b，而周邊電路封裝74含有電壓產(chǎn)生器芯片40?？蚣?6還為三維陣列封裝72和周邊電路封裝74提供電連接（此處未畫出）。

圖11A－圖11C是三種電壓產(chǎn)生器的電路框圖。電壓產(chǎn)生器最好使用直流－直流變換器（DC-DC converter）。直流－直流變換器包括升壓器和降壓器。升壓器的輸出電壓比輸入電壓高，降壓器的輸入電壓比輸入電壓低。升壓器的例子包括電荷泵（charge pump，圖11A）和Boost變換器（Boost converter，圖11B）等。降壓器的例子包括低壓降穩(wěn)壓器（low dropout，圖11C）和Buck變換器（Buck converter）等。

圖11A中的電壓產(chǎn)生器包括一電荷泵71，其輸出電壓V_out大于輸入電壓V_in。一般說來，電荷泵71還含有一個(gè)或多個(gè)電容。圖11B中的電壓產(chǎn)生器包括一高頻Boost變換器73，其輸出電壓V_out大于輸入電壓V_in。Boost變換器73還含有電感。該電感最好是一薄電感，以滿足存儲(chǔ)卡或固態(tài)硬盤對(duì)厚度的要求。圖11C中的電壓產(chǎn)生器包括一低壓降穩(wěn)壓器75，其輸出電壓V_out小于輸入電壓V_in。一般說來，低壓降穩(wěn)壓器75還含有一個(gè)或多個(gè)電容。

圖12A－圖12B分別表示地址/數(shù)據(jù)轉(zhuǎn)換器49的兩個(gè)組件：地址轉(zhuǎn)換器43和數(shù)據(jù)轉(zhuǎn)換器45。圖12A表示一種地址轉(zhuǎn)換器43。它將主機(jī)的邏輯地址54A轉(zhuǎn)換成3D-M核心區(qū)域22的物理地址58A。地址轉(zhuǎn)換器43含有一個(gè)處理器92和一存儲(chǔ)器94。存儲(chǔ)器94存儲(chǔ)一地址映射表82、一故障塊表84和一磨損管理表86。這些狀態(tài)表82、84、86平時(shí)存儲(chǔ)在只讀存儲(chǔ)器（ROM）中。在使用時(shí)被加載到隨機(jī)存取存儲(chǔ)器（RAM）中。這里，只讀存儲(chǔ)器可以一種非易失性存儲(chǔ)器（NVM），如快閃存儲(chǔ)器。對(duì)于一個(gè)支持多三維陣列芯片（如圖3C中的30a、30b… 30w）的地址/數(shù)據(jù)轉(zhuǎn)換器芯片40*來說，存儲(chǔ)器94為所有三維陣列芯片30a、30b… 30w存儲(chǔ)狀態(tài)表82、84、86，它被所有三維陣列芯片30a、30b… 30w共享。

在存儲(chǔ)器94的各種狀態(tài)表82、84、86中，地址映射表82存儲(chǔ)邏輯地址和物理地址之間的映射；故障塊表84存儲(chǔ)三維存儲(chǔ)陣列中有故障的存儲(chǔ)塊之地址；磨損管理表86紀(jì)錄每個(gè)存儲(chǔ)塊讀/寫的次數(shù)。這里，“存儲(chǔ)塊”是指存儲(chǔ)器的分配單元，其大小可以從一個(gè)存儲(chǔ)元到一個(gè)三維存儲(chǔ)陣列中的所有存儲(chǔ)元。

在讀過程中，一旦處理器92接收到需要讀出的存儲(chǔ)塊之邏輯地址54A，它從地址映射表82中獲取相應(yīng)的物理地址58A。在寫過程中，一旦處理器92接收到需要寫入的存儲(chǔ)塊之邏輯地址54A，它從地址映射表82、故障塊表84和磨損管理表86中選擇一未占用、無故障以及較少使用的存儲(chǔ)塊來寫入數(shù)據(jù)。該被選存儲(chǔ)塊的地址即為物理地址。

圖12B表示一種數(shù)據(jù)轉(zhuǎn)換器45。它將主機(jī)的邏輯數(shù)據(jù)54D轉(zhuǎn)換成三維存儲(chǔ)陣列的物理數(shù)據(jù)58D，或者將三維存儲(chǔ)陣列的物理數(shù)據(jù)58D轉(zhuǎn)換成主機(jī)的邏輯數(shù)據(jù)54D。數(shù)據(jù)轉(zhuǎn)換器45含有一錯(cuò)誤檢驗(yàn)校正（ECC）編碼器96和一ECC解碼器98。ECC編碼器96將輸入的邏輯數(shù)據(jù)54D轉(zhuǎn)換成要存儲(chǔ)到三維存儲(chǔ)陣列的物理數(shù)據(jù)58D。ECC解碼器98將從三維存儲(chǔ)陣列中讀出的物理數(shù)據(jù)58D轉(zhuǎn)換成要被輸出的邏輯數(shù)據(jù)54D。在該過程中，物理數(shù)據(jù)58D中的錯(cuò)誤位被檢驗(yàn)和校正。適合3D-M的ECC編碼算法包括Reed-Solomon碼、Golay碼、BCH碼、多維奇偶碼和漢明碼等。

應(yīng)該了解，在不遠(yuǎn)離本發(fā)明的精神和范圍的前提下，可以對(duì)本發(fā)明的形式和細(xì)節(jié)進(jìn)行改動(dòng)，這并不妨礙它們應(yīng)用本發(fā)明的精神。因此，除了根據(jù)附加的權(quán)利要求書的精神，本發(fā)明不應(yīng)受到任何限制。