本發(fā)明是有關(guān)于一種半導(dǎo)體元件及其制造方法，且特別是有關(guān)于一種存儲(chǔ)元件及其制造方法。

背景技術(shù)：

隨著科技的進(jìn)步，各類電子產(chǎn)品皆朝向輕薄短小的趨勢(shì)發(fā)展。然而，在這趨勢(shì)之下，隨著存儲(chǔ)元件的積集度愈來愈密集，其位線與電容接觸窗(capacitor contact)之間的電容值也愈來愈高。由于存儲(chǔ)元件的位線與電容接觸窗之間的電容值增加，其使得存儲(chǔ)元件的讀取感應(yīng)裕度(sense margin)減少，進(jìn)而導(dǎo)致存儲(chǔ)元件在操作上愈發(fā)困難。如此一來，便容易導(dǎo)致產(chǎn)品合格率下降。因此，如何降低位線與電容接觸窗之間的電容值將變成相當(dāng)重要的一門課題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種存儲(chǔ)元件及其制造方法，其可降低位線與電容接觸窗之間的電容值，進(jìn)而提升產(chǎn)品合格率。

本發(fā)明提供一種存儲(chǔ)元件包括：襯底、多個(gè)堆疊結(jié)構(gòu)、多個(gè)接觸結(jié)構(gòu)、多個(gè)間隙壁結(jié)構(gòu)以及多個(gè)介電層。堆疊結(jié)構(gòu)位于襯底上。接觸結(jié)構(gòu)分別位于堆疊結(jié)構(gòu)之間的襯底上。間隙壁結(jié)構(gòu)分別位于堆疊結(jié)構(gòu)的兩側(cè)壁。各間隙壁結(jié)構(gòu)具有空氣間隙。介電層分別位于堆疊結(jié)構(gòu)上。各介電層覆蓋各間隙壁結(jié)構(gòu)的空氣間隙的頂面。

在本發(fā)明的一實(shí)施例中，所述存儲(chǔ)元件還包括多個(gè)電容器分別位于接觸結(jié)構(gòu)上。

本發(fā)明提供一種存儲(chǔ)元件的制造方法，其步驟如下。形成多個(gè)堆疊結(jié)構(gòu)于襯底上。分別形成多個(gè)接觸結(jié)構(gòu)于堆疊結(jié)構(gòu)之間的襯底上。分別形成多個(gè)間隙壁結(jié)構(gòu)于堆疊結(jié)構(gòu)的兩側(cè)壁。各間隙壁結(jié)構(gòu)具有空氣間隙。分別形成多 個(gè)介電層于堆疊結(jié)構(gòu)上。各介電層覆蓋各間隙壁結(jié)構(gòu)的空氣間隙的頂面。

基于上述，本發(fā)明將包含空氣間隙的間隙壁結(jié)構(gòu)配置在堆疊結(jié)構(gòu)(可例如是位線)與接觸結(jié)構(gòu)(可例如是電容接觸窗)之間。由于空氣比習(xí)知常用的介電層具有較低的介電系數(shù)，因此，本發(fā)明可降低堆疊結(jié)構(gòu)(可例如是位線)與接觸結(jié)構(gòu)(可例如是電容接觸窗)之間的電容值，以增加讀取感應(yīng)裕度，進(jìn)而提升產(chǎn)品合格率。

為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合附圖作詳細(xì)說明如下。

附圖說明

圖1是本發(fā)明的一實(shí)施例的存儲(chǔ)元件的俯視示意圖；

圖2A至圖13A是沿著圖1的A-A線的存儲(chǔ)元件的制造流程的剖面示意圖；

圖2B至圖13B是沿著圖1的B-B線的存儲(chǔ)元件的制造流程的剖面示意圖。

附圖標(biāo)記說明：

10、20、30：開口；

100：襯底；

101：隔離結(jié)構(gòu)；

102、102a、102b：堆疊結(jié)構(gòu)；

103、103a、109、109a、109b、110、110a、110b、111、111a、111b、112、112a、112b、112c、119、126、128、128a：介電層；

104、118、124：導(dǎo)體層；

106、106a、106b：頂蓋層；

108：位線接觸窗；

114：圖案化光刻膠層；

116：接觸結(jié)構(gòu)；

118a：導(dǎo)體層(第一部分)；

120：接觸插塞(第二部分)；

122：襯層；

130：間隙壁結(jié)構(gòu)；

AA：有源區(qū)；

AG：空氣間隙；

BE：下電極；

BL：位線；

CAP：電容器；

CC：電容接觸窗；

D1：第一方向；

D2：第二方向；

DE：電容介電層；

H1、H2：高度；

L1：長邊；

L2：短邊；

TE：上電極；

θ：角度。

具體實(shí)施方式

參照本實(shí)施例的圖式以更全面地闡述本發(fā)明。然而，本發(fā)明也可以各種不同的形式體現(xiàn)，而不應(yīng)限于本文中所述的實(shí)施例。圖式中的層與區(qū)域的厚度會(huì)為了清楚起見而放大。相同或相似的參考號(hào)碼表示相同或相似的元件，以下段落將不再一一贅述。

圖1是本發(fā)明的一實(shí)施例的存儲(chǔ)元件的俯視示意圖。為圖面清楚起見，在圖1中僅示出襯底、位線、有源區(qū)、位線接觸窗以及電容接觸窗，而省略字線以及隔離結(jié)構(gòu)等。

首先請(qǐng)參照?qǐng)D1，本發(fā)明提供一種存儲(chǔ)元件包括：襯底100、多個(gè)堆疊結(jié)構(gòu)102b(可例如是位線BL)、多個(gè)有源區(qū)AA、多個(gè)位線接觸窗108以及多個(gè)接觸結(jié)構(gòu)116(可例如是電容接觸窗CC)。

位線BL位于襯底100上。位線BL沿著第一方向D1延伸，且沿著第二方向D2相互排列。有源區(qū)AA位于襯底100中。每一有源區(qū)AA具有長邊L1與短邊L2。每一有源區(qū)AA的長邊L1橫越所對(duì)應(yīng)的位線BL的兩側(cè)。有 源區(qū)AA的長邊方向與位線BL的延伸方向呈一角度θ。在本實(shí)施例中，上述角度θ可例如是銳角。但本發(fā)明并不限于此，因?yàn)橛性磪^(qū)AA的面積、位線BL的線寬以及字線(未示出)的線寬等參數(shù)都會(huì)影響銳角θ的范圍。每一有源區(qū)AA與所對(duì)應(yīng)的位線BL的重疊處具有位線接觸窗108。因此，每一位線BL可利用所對(duì)應(yīng)的位線接觸窗108來電性連接其下方的摻雜區(qū)(未示出)。所述摻雜區(qū)位于位線接觸窗108下方的襯底100中。雖然圖1的位線接觸窗108示出為矩形，但實(shí)際上形成的接觸窗會(huì)略呈圓形，且其大小可依工藝需求來設(shè)計(jì)。在一實(shí)施例中，第一方向D1與第二方向D2實(shí)際上互相垂直。

電容接觸窗CC位于相鄰位線BL之間的襯底100上。詳細(xì)地說，電容接觸窗CC排列成多數(shù)列(Row)與多數(shù)行(Column)，其中該列沿著第一方向D1排列，而該行沿著第二方向D2排列。電容接觸窗CC分別與所對(duì)應(yīng)的有源區(qū)AA的短邊L2兩端重疊。而每一電容接觸窗CC可電性連接至所對(duì)應(yīng)的電容器(未示出)，其中該電容器位于電容接觸窗CC的上方。雖然圖1的電容接觸窗CC示出為矩形，但實(shí)際上形成的接觸窗會(huì)略呈圓形，且其大小可依工藝需求來設(shè)計(jì)。

圖2A至圖13A是沿著圖1的A-A線的存儲(chǔ)元件的制造流程的剖面示意圖。圖2B至圖13B是沿著圖1的B-B線的存儲(chǔ)元件的制造流程的剖面示意圖。

請(qǐng)同時(shí)參照?qǐng)D1、圖2A以及圖2B，本發(fā)明提供一種存儲(chǔ)元件的制造方法，其步驟如下。首先，提供襯底100。在一實(shí)施例中，襯底100可例如為半導(dǎo)體襯底、半導(dǎo)體化合物襯底或是絕緣層上有半導(dǎo)體襯底(Semiconductor Over Insulator，SOI)。

之后，形成隔離結(jié)構(gòu)101于襯底100中。在一實(shí)施例中，隔離結(jié)構(gòu)101的材料可例如是摻雜或未摻雜的氧化硅、高密度等離子氧化硅、氮氧化硅、氮化硅、旋涂式玻璃(Spin-on Glass)、低介電常數(shù)介電材料(Low-k dielectric)或其組合。隔離結(jié)構(gòu)101可例如是淺溝渠隔離結(jié)構(gòu)。

接著，形成多個(gè)堆疊結(jié)構(gòu)102于襯底100上，使得多個(gè)堆疊結(jié)構(gòu)102之間形成多個(gè)開口10、20。每一堆疊結(jié)構(gòu)102包括導(dǎo)體層104與位于導(dǎo)體層104上的頂蓋層106。導(dǎo)體層104的材料可例如是多晶硅、金屬、金屬硅化物或其組合，其形成方法可以是物理氣相沉積法或化學(xué)氣相沉積法。頂蓋層106 的材料可例如是氮化硅或其他絕緣材料，其形成方法可以是化學(xué)氣相沉積法。然后，分別形成多個(gè)位線接觸窗108于堆疊結(jié)構(gòu)102與襯底100之間。詳細(xì)地說，可先形成介電層103于襯底100上。之后，圖案化介電層103，以暴露部分襯底100的表面。接著，形成位線接觸窗108于介電層103中，再形成堆疊結(jié)構(gòu)102于位線接觸窗108上。在一實(shí)施例中，位線接觸窗108的材料可例如是導(dǎo)體材料，導(dǎo)體材料可以是金屬材料、摻雜多晶硅、金屬硅化物或其組合。介電層103的材料可例如是氧化硅或氮化硅或其組合，其形成方法可以是化學(xué)氣相沉積法。

請(qǐng)同時(shí)參照?qǐng)D1、圖3A以及圖3B，分別形成介電層109、110、111于堆疊結(jié)構(gòu)102的兩側(cè)壁。具體來說，先共形形成第一介電層與第二介電層于襯底100上(未示出)。第一介電層與第二介電層覆蓋堆疊結(jié)構(gòu)102的表面以及開口10、20的底面。之后，移除部分第二介電層(以形成介電層110)，以暴露堆疊結(jié)構(gòu)102的頂面以及開口10、20的底面上的第一介電層(亦即介電層109)。然后，共形形成介電層111于襯底100上，使得堆疊結(jié)構(gòu)102的頂面以及開口10、20的底面上具有兩層介電層109、111；而堆疊結(jié)構(gòu)102的兩側(cè)壁上具有三層介電層109、110、111。在一實(shí)施例中，介電層109、111的材料相同；而介電層110與介電層109、111的材料不同。在一實(shí)施例中，介電層109、111的材料可例如是氮化硅；介電層110的材料可例如是氧化硅或氮化鈦。在另一實(shí)施例中，介電層109、110與111的材料可皆不相同。在另一實(shí)施例中，介電層109的材料可例如是氮化硅；介電層110的材料可例如是氮化鈦；而介電層110的材料可例如是氧化硅。

請(qǐng)同時(shí)參照?qǐng)D1、圖4A以及圖4B，形成介電層112于襯底100上，介電層112填入開口10、20，且覆蓋堆疊結(jié)構(gòu)102的表面。在一實(shí)施例中，介電層112可例如是氧化硅，氧化硅可以是硼磷硅玻璃(BPSG)、旋涂式玻璃(SOG)以及四乙氧基硅烷(TEOS)等填溝能力較佳的材料。

請(qǐng)同時(shí)參照?qǐng)D1、圖5A以及圖5B，移除部分介電層112，以暴露部分襯底100的表面。詳細(xì)地說，先形成圖案化光刻膠層114于介電層112上，其中圖案化光刻膠層114僅位于A-A線的介電層112上。然后，以圖案化光刻膠層114為掩膜，依序移除堆疊結(jié)構(gòu)102上的介電層112、介電層111、109以及部分頂蓋層106，以及開口20中的介電層112、介電層111、109以及介 電層103。在一實(shí)施例中，經(jīng)過上述步驟之后，圖5B中的介電層110可能會(huì)被耗損，使得介電層110的頂面具有些許凹陷(未示出)，但本發(fā)明不以此為限。

請(qǐng)同時(shí)參照?qǐng)D1、圖6A以及圖6B，移除圖案化光刻膠層114。之后，形成導(dǎo)體材料層于襯底100上，導(dǎo)體材料層填入開口20中且覆蓋堆疊結(jié)構(gòu)102以及介電層112a的表面。然后，進(jìn)行平坦化工藝，使得圖6A的頂蓋層106a與圖6B的頂蓋層106a的頂面高度一致。如此一來，導(dǎo)體層118配置于堆疊結(jié)構(gòu)102a之間的襯底100上，且與襯底100接觸。在一實(shí)施例中，導(dǎo)體層118的材料可例如是摻雜多晶硅。在一實(shí)施例中，平坦化工藝可例如是化學(xué)機(jī)械研磨(CMP)工藝或回蝕刻(Etching back)工藝。

請(qǐng)同時(shí)參照?qǐng)D1、圖6A、圖6B、圖7A以及圖7B，移除圖6A的部分介電層112b，使得圖7A的介電層112c的頂面低于堆疊結(jié)構(gòu)102a的頂面。形成介電層119于介電層112c上。在一實(shí)施例中，介電層119的材料與介電層112c的材料不同。介電層119的材料可例如是氮化硅。在本實(shí)施例中，介電層119配置于介電層112c上，可用以當(dāng)作蝕刻停止層。因此，后續(xù)形成電容器CAP(如圖13B所示)時(shí)，不會(huì)因?yàn)檫^度蝕刻而導(dǎo)致介電層112c的耗損。

請(qǐng)同時(shí)參照?qǐng)D1、圖8A以及圖8B，移除部分導(dǎo)體層118，以形成開口30。在一實(shí)施例中，導(dǎo)體層118a的頂面(亦即開口30的底面)低于堆疊結(jié)構(gòu)102a的頂面。

請(qǐng)同時(shí)參照?qǐng)D1、圖8A、圖8B、圖9A以及圖9B，分別形成多個(gè)接觸插塞120于開口30中。每一接觸插塞120包括襯層122以及導(dǎo)體層124。襯層122共形形成于開口30中。導(dǎo)體層124位于襯層122上，且填入開口30中。在一實(shí)施例中，襯層122的頂面與導(dǎo)體層124的頂面實(shí)際上共平面。在一實(shí)施例中，襯層122的材料可例如是鈦、氮化鈦、氮化鉭或其組合，其形成方法可以是物理氣相沉積法或化學(xué)氣相沉積法。在一實(shí)施例中，導(dǎo)體層124的材料可例如是鎢、鈷、鎳、鋁、銅或其組合，其形成方法可以是化學(xué)氣相沉積法。在一實(shí)施例中，導(dǎo)體層118a可視為第一部分；而接觸插塞120可視為第二部分，所述第一部分與所述第二部分可視為電容接觸窗(以下稱之為接觸結(jié)構(gòu)116)。在一實(shí)施例中，導(dǎo)體層118a與接觸插塞120之間可具有金屬硅化物(silicide)，所述金屬硅化物可包括硅化鈦(TiSi)、硅化鈷(CoSi)、 硅化鎳(NiSi)或其組合。

請(qǐng)同時(shí)參照?qǐng)D1、圖10A以及圖10B，移除部分堆疊結(jié)構(gòu)102a(亦或是部分頂蓋層106a)、部分介電層109a、110a、111a以及部分介電層119，使得圖10B中的堆疊結(jié)構(gòu)102b(亦或是頂蓋層106b)的頂面低于接觸插塞120(亦或是接觸結(jié)構(gòu)116)的頂面。堆疊結(jié)構(gòu)102b的頂面與接觸插塞120的頂面之間具有一高度H1。在一實(shí)施例中，高度H1可介于10nm至110nm之間。值得一提的是，由于本實(shí)施例具有該高度H1，其可用以避免后續(xù)形成電容器CAP(如圖13B所示)時(shí)，不會(huì)因?yàn)檫^度蝕刻而導(dǎo)致下方的介電層112c及隔離結(jié)構(gòu)101耗損的問題。因此，本實(shí)施例的存儲(chǔ)元件可不需要著陸墊(landing pad)，也可增加電容器CAP形成的工藝裕度(process window)。另一方面，堆疊結(jié)構(gòu)102b兩側(cè)壁的介電層110b具有一高度H2。在一實(shí)施例中，高度H2可介于20nm至120nm之間。所述高度H2可定義出后續(xù)形成的空氣間隙AG(如圖11A與圖11B所示)的高度。在一實(shí)施例中，所述高度H2大于或等于導(dǎo)體層104的高度。

請(qǐng)同時(shí)參照?qǐng)D1、圖11A以及圖11B，進(jìn)行蝕刻工藝，移除堆疊結(jié)構(gòu)102b兩側(cè)壁的介電層110b，以形成間隙壁結(jié)構(gòu)130。在一實(shí)施例中，間隙壁結(jié)構(gòu)130可包括三層結(jié)構(gòu)或更多層結(jié)構(gòu)。以三層結(jié)構(gòu)為例，間隙壁結(jié)構(gòu)130包括介電層109b/空氣間隙AG/介電層111b。在一實(shí)施例中，所述蝕刻工藝可例如是濕式蝕刻工藝，其蝕刻液可例如是緩沖氫氟酸(BHF)、稀釋氫氟酸(DHF)、氫氟酸(HF)、硫酸雙氧水(SPM)、氫氧化氮雙氧水(APM)或其組合。值得注意的是，由于空氣具有較低的介電系數(shù)(大約等于1)，因此，在本實(shí)施例中，配置于堆疊結(jié)構(gòu)102b兩側(cè)壁的空氣間隙AG可降低堆疊結(jié)構(gòu)102b(可例如是位線)與接觸結(jié)構(gòu)116(可例如是電容接觸窗)之間的電容值，以增加讀取感應(yīng)裕度，進(jìn)而提升產(chǎn)品合格率。

請(qǐng)同時(shí)參照?qǐng)D1、圖12A以及圖12B，形成介電層126于堆疊結(jié)構(gòu)102b上。介電層126覆蓋堆疊結(jié)構(gòu)102b的頂面以及間隙壁結(jié)構(gòu)130的頂面，以密封空氣間隙AG。在一實(shí)施例中，介電層126的材料可例如是氮化硅，其形成方法可例如是等離子沉積法。所述等離子沉積法可例如是等離子加強(qiáng)式化學(xué)氣相沉積法(PECVD)等填溝能力較差的工藝方法，以避免介電層126填入空氣間隙AG中。接著，形成介電層128于介電層126上，以覆蓋接觸結(jié)構(gòu) 116的頂面。在一實(shí)施例中，介電層128的材料可例如是氮化硅，其形成方法可例如是原子層沉積法(ALD)或化學(xué)氣相沉積法。在一實(shí)施例中，介電層126的階梯覆蓋率低于介電層128的階梯覆蓋率。另一方面，在另一實(shí)施例中，也可使用相同的形成方法來形成介電層126與介電層128?；蛘撸谄渌麑?shí)施例中，也可同時(shí)形成介電層126與介電層128(未示出)。在一實(shí)施例中，部分介電層126仍有可能填入空氣間隙AG，使得空氣間隙AG的頂面約低于其兩側(cè)的介電層109b、111b的頂面(未示出)。

請(qǐng)同時(shí)參照?qǐng)D1、圖13A以及圖13B，移除部分介電層128之后，使得介電層128a與接觸結(jié)構(gòu)116大致上共平面。然后，形成多個(gè)電容器CAP于接觸結(jié)構(gòu)116上。具體來說，每一電容器CAP包括下電極BE、上電極TE及電容介電層DE。每一電容介電層DE位于下電極BE與上電極TE之間。每一下電極BE與所對(duì)應(yīng)的接觸結(jié)構(gòu)116電性連接。在一實(shí)施例中，電容介電層DE可包括高介電常數(shù)材料層，其材料例如是下述元素的氧化硅，如：鉿、鋯、鋁、鈦、鑭、釔、釓或鉭，又或是氮化鋁，或是上述任意組合。下電極BE與上電極TE的材料例如是氮化鈦、氮化鉭、鎢、鈦鎢、鋁、銅、金屬硅化物或是上述任意組合。

請(qǐng)參考圖13B，本發(fā)明提供一種存儲(chǔ)元件包括：襯底100、多個(gè)堆疊結(jié)構(gòu)102b、多個(gè)接觸結(jié)構(gòu)116、多個(gè)間隙壁結(jié)構(gòu)130以及多個(gè)介電層126、128a。堆疊結(jié)構(gòu)102b位于襯底100上。接觸結(jié)構(gòu)116分別位于堆疊結(jié)構(gòu)102b之間的襯底100上。接觸結(jié)構(gòu)116包括第一部分118a以及第二部分120。第二部分120位于第一部分118a上。在一實(shí)施例中，第一部分118a的底表面與第二部分120的底表面相等。換言之，接觸結(jié)構(gòu)116可例如是內(nèi)徑一致的長方體結(jié)構(gòu)或圓柱形結(jié)構(gòu)。在本實(shí)施例中，由于接觸結(jié)構(gòu)116的內(nèi)徑幾乎等于相鄰堆疊結(jié)構(gòu)102b之間的距離，因此，本實(shí)施例的接觸結(jié)構(gòu)116具有較低的電阻值，以電性連接電容器CAP與襯底100(可例如是有源區(qū))。

間隙壁結(jié)構(gòu)130位于堆疊結(jié)構(gòu)102b的兩側(cè)壁。間隙壁結(jié)構(gòu)130具有空氣間隙AG。在一實(shí)施例中，間隙壁結(jié)構(gòu)130可包括三層結(jié)構(gòu)或更多層結(jié)構(gòu)。以三層結(jié)構(gòu)為例，間隙壁結(jié)構(gòu)130具有介電層109b/空氣間隙AG/介電層111b。介電層126、128a依序位于接觸結(jié)構(gòu)116之間的堆疊結(jié)構(gòu)102b上。介電層126不僅覆蓋堆疊結(jié)構(gòu)102b的頂面，也覆蓋間隙壁結(jié)構(gòu)130的頂面，以密封空氣 間隙AG。此外，本發(fā)明的存儲(chǔ)元件還包括多個(gè)電容器CAP配置于接觸結(jié)構(gòu)116上。

綜上所述，本發(fā)明將包含空氣間隙的間隙壁結(jié)構(gòu)配置在堆疊結(jié)構(gòu)(可例如是位線)與接觸結(jié)構(gòu)(可例如是電容接觸窗)之間。由于空氣具有較低的介電系數(shù)(大約等于1)，因此，本發(fā)明可降低堆疊結(jié)構(gòu)(可例如是位線)與接觸結(jié)構(gòu)(可例如是電容接觸窗)之間的電容值，以增加讀取感應(yīng)裕度，進(jìn)而提升產(chǎn)品合格率。

最后應(yīng)說明的是：以上各實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述各實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解：其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分或者全部技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的范圍。