本發(fā)明是有關(guān)于一種以金屬氧化物作為基底的存儲(chǔ)器元件(devices)，以及此些元件的制造方法；尤其是具有以偏壓等離子體氧化工藝(biased plasma oxidation process)所制造的金屬氧化物為基底的記憶儲(chǔ)存材料的存儲(chǔ)器元件，此偏壓等離子體氧化工藝可改良存儲(chǔ)器單元(elements)與頂部電極之間的接口，使操作時(shí)具有更均勻的電場(chǎng)，可提升元件的可靠度。

背景技術(shù)：

電阻式隨機(jī)存取存儲(chǔ)器(resistive random access memory,RRAM或ReRAM)為一種非易失性存儲(chǔ)器(nonvolatile memory)，可提供小的存儲(chǔ)單元尺寸、可擴(kuò)充性(scalability)、超快速操作、低功率操作、高耐久性(endurance)、良好的數(shù)據(jù)保存性(retention)、高開(kāi)關(guān)比(on/off ratio)，以及與互補(bǔ)式金屬氧化物半導(dǎo)體(complementary metal-oxide semiconductor,CMOS)的兼容性(compatibility)等優(yōu)點(diǎn)。具有金屬氧化物層的電阻式隨機(jī)存取存儲(chǔ)器可通過(guò)施加適于實(shí)施于集成電路中的電脈沖(electric pulses)，而在二或多個(gè)穩(wěn)定的電阻范圍之間改變電阻值，而這些電阻值可并通過(guò)隨機(jī)存取(random access)來(lái)讀取或?qū)懭?，以顯示出被儲(chǔ)存的數(shù)據(jù)資料。

電阻式隨機(jī)存取存儲(chǔ)器可包括位于第一電極與第二電極之間的電流路徑中的金屬氧化物存儲(chǔ)器單元。此電極可為用來(lái)存取元件的端點(diǎn)，及/或可耦接至存取線，存取線例如位線、字線以及源極線。此些存取線被連接至電路以執(zhí)行操作，例如設(shè)定(SET)操作及復(fù)位(RESET)操作，通過(guò)這些操作來(lái)改變存儲(chǔ)器元件的狀態(tài)以儲(chǔ)存數(shù)據(jù)資料。

在先前技術(shù)中，用來(lái)在電阻式隨機(jī)存取存儲(chǔ)器的存儲(chǔ)單元中形成存儲(chǔ)器單元的方法，使用了化學(xué)氣相沉積(chemical vapor deposition,CVD)來(lái)沉積金屬插塞，例如是鎢插塞(tungsten plug)。其中，此鎢插塞通過(guò)快速熱氧化(rapid thermal oxidation,RTO)來(lái)進(jìn)行氧化。氧化程序形成了金屬 氧化物層，用來(lái)作為存儲(chǔ)單元的存儲(chǔ)器單元。頂部電極沉積于被氧化的表面之上。然而，由氧化程序所形成的氧化表面是粗糙的，可能導(dǎo)致操作時(shí)電場(chǎng)的不均勻，并影響元件的可靠度。而且，這導(dǎo)致了以此工藝所制造而成的存儲(chǔ)單元具有相對(duì)低的電阻，并使存儲(chǔ)單元與存儲(chǔ)單元之間的電阻值一致性降低，所以位于單一存儲(chǔ)器元件中的存儲(chǔ)單元具有較廣的電阻值范圍。

因此有需要提供一種可于操作時(shí)提供均勻的電場(chǎng)的存儲(chǔ)單元以及此種存儲(chǔ)單元的制造方法。更有需要提供一種存儲(chǔ)單元以及存儲(chǔ)單元的制造方法，使位于單一元件中存儲(chǔ)單元具有較高的存儲(chǔ)單元電阻值，并且提升與其他存儲(chǔ)單元的電阻值一致性。

技術(shù)實(shí)現(xiàn)要素：

描述以金屬氧化物記憶層為基底的存儲(chǔ)器元件，例如以氧化鎢記憶層為基底的存儲(chǔ)器元件，及其制造方法。

關(guān)于存儲(chǔ)器元件的一個(gè)實(shí)施例，包括第一電極與第二電極，以及位于第一電極和第二電極之間并且電性耦接至第一電極與第二電極的存儲(chǔ)器單元。于一示范實(shí)施例中，存儲(chǔ)器單元包括被圓化(rounded)的邊緣以及與第二電極所構(gòu)成的平滑弧形(arcuate)界面。

提供一種存儲(chǔ)器元件的制造方法的實(shí)施例，包括以下步驟。使用化學(xué)氣相沉積工藝于形成在絕緣層內(nèi)部的介層窗(via)中沉積層間導(dǎo)體形式的底層單元，例如鎢插塞。此鎢插塞是通過(guò)例如快速熱氧化的工藝來(lái)進(jìn)行氧化，并形成金屬氧化物層。鎢插塞的氧化部分相較于原先形成的鎢插塞，具有較大的體積以及較粗糙的表面。進(jìn)行偏壓等離子體氧化工藝，減少金屬氧化物層中的氧化物材料的體積，并更進(jìn)一步氧化金屬氧化物層中剩余的金屬氧化物中的至少一部份。而且，此一偏壓等離子體氧化工藝形成了平滑且圓化的弧形表面，用以沉積頂部電極，并改善金屬氧化物層中氧元素的分布。相較于未進(jìn)行偏壓等離子體氧化工藝，沉積頂部電極于平滑且圓化的弧形表面使得操作時(shí)的電場(chǎng)更均勻。而且也使得由偏壓等離子體氧化工藝所制造而成的存儲(chǔ)單元具有相較于未采用偏壓等離子體氧化工藝所制造而成的存儲(chǔ)單元較高的電阻，且存儲(chǔ)單元之間的電阻值一致性也較 高。用于制造存儲(chǔ)器元件的方法，可更包括形成用來(lái)進(jìn)行讀取操作以及寫(xiě)入操作(例如設(shè)定及復(fù)位操作)的電路。于一些實(shí)施例中，存儲(chǔ)器單元可通過(guò)使用上述的偏壓等離子體氧化方法以未氧化的層間導(dǎo)體來(lái)形成。

本發(fā)明的結(jié)構(gòu)與方法是揭露如后的詳細(xì)描述。本揭露內(nèi)容的其他方面以及優(yōu)點(diǎn)，可由圖式及以下的詳細(xì)敘述來(lái)理解。

附圖說(shuō)明

本發(fā)明將針對(duì)具體的實(shí)施例并參照以下圖式來(lái)進(jìn)行說(shuō)明，其中：

圖1A是根據(jù)一實(shí)施例所繪示的存儲(chǔ)單元的電路示意圖。

圖1B是根據(jù)一實(shí)施例所繪示的交叉點(diǎn)(cross-point)存儲(chǔ)單元陣列的電路示意圖。

圖2是繪示可變電阻記憶單元的第一實(shí)施例的簡(jiǎn)化結(jié)構(gòu)剖面圖。

圖3A至圖3D是根據(jù)一實(shí)施例繪示存儲(chǔ)單元的各個(gè)制造步驟的結(jié)構(gòu)剖面示意圖。

圖4A為對(duì)應(yīng)圖3B的穿透式電子顯微鏡影像。

圖4B為對(duì)應(yīng)圖3D的穿透式電子顯微鏡影像。

圖5A是繪示可變電阻單元的第二實(shí)施例的簡(jiǎn)化結(jié)構(gòu)剖面圖。

圖5B為對(duì)應(yīng)圖5A的穿透式電子顯微鏡影像。

圖6A及圖6B是繪示由不同工藝所形成的存儲(chǔ)器單元的電阻值分布圖。

圖7為根據(jù)一實(shí)施例所繪示的集成電路陣列的簡(jiǎn)化方塊圖。

【符號(hào)說(shuō)明】

10：集成電路

14：字線譯碼器與驅(qū)動(dòng)器

16：字線

18：位線譯碼器

20：位線

22：總線

24：具有感測(cè)放大器與數(shù)據(jù)輸入結(jié)構(gòu)的區(qū)塊

26：數(shù)據(jù)總線

28：數(shù)據(jù)輸入線

30：其他電路

32：數(shù)據(jù)輸出線

34：控制器

36：偏壓配置電壓供應(yīng)器

100：存儲(chǔ)單元

102：晶體管

104：第一端點(diǎn)

106：第二端點(diǎn)

108：存儲(chǔ)器單元

110：第一存取線

112：第二存取線

114：第三存取線

202：層間導(dǎo)體

204：絕緣介電層

206：電極表面

208：第一金屬氧化物層

210：第二金屬氧化物層

212：頂部電極

601～618：電阻值分布

具體實(shí)施方式

雖然下述揭露的內(nèi)容是參照特定的結(jié)構(gòu)實(shí)施例與方法。但應(yīng)當(dāng)理解的是，其并無(wú)意將本揭露內(nèi)容的范圍僅限定于被具體揭露的實(shí)施例與方法，本揭露的內(nèi)容仍可使用其他特征、元件、方法與實(shí)施例來(lái)加以實(shí)施。所描述的較佳實(shí)施例僅是用來(lái)作為本揭露內(nèi)容的例示，但不是用以限制其范圍，本揭露內(nèi)容的范圍是以后述的權(quán)利要求范圍所定義的為準(zhǔn)。所屬領(lǐng)域具有通常知識(shí)者將可認(rèn)知到以下內(nèi)容所述的各種等效變形。在多個(gè)不同實(shí)施例中，類似的元件通常以類似的元件符號(hào)來(lái)加以表示。

圖1A根據(jù)一實(shí)施例的存儲(chǔ)單元100所繪示的電路示意圖。存儲(chǔ)單元 100包括晶體管102形式的存取元件，此晶體管102具有第一端點(diǎn)104及第二端點(diǎn)106。存儲(chǔ)單元包括位于第一端點(diǎn)104與第一存取線110之間的存儲(chǔ)器單元108，在本實(shí)施例中，第一存取線110是位線，且更包括第二存取線112，在本實(shí)施例中，第二存取線112是連接第二端點(diǎn)106的源極線。在以晶體管102作為存取元件的實(shí)施例中，存儲(chǔ)器元件可更包括第三存取線114，在此種實(shí)施例中，第三存取線114是連接晶體管102的柵極的字線。于另一實(shí)施例中，存取元件可以為二極管，例如圖1B中所繪示的存儲(chǔ)單元100交叉點(diǎn)陣列。在本實(shí)施例中，不包括第三存取線。

圖2是繪示可變電阻的存儲(chǔ)器單元108的第一實(shí)施例的簡(jiǎn)化結(jié)構(gòu)剖面圖。層間導(dǎo)體202延伸穿過(guò)絕緣介電層204，絕緣介電層204舉例而言為二氧化硅層。層間導(dǎo)體202于一端可耦接至存取元件，例如存取晶體管的漏極端點(diǎn)，或二極管的一端點(diǎn)。于所述的實(shí)施例中，層間導(dǎo)體202為鎢插塞。然而，于一些實(shí)施例中，層間導(dǎo)體的材料可為其他金屬，例如鈦(titanium,Ti)、鉭(tantalum,Ta)、鋁、氮化鈦、氮化鉭、銅與鉿(hafnium,Hf)。并且于一些實(shí)施例中，層間導(dǎo)體層可被一內(nèi)襯層所圍繞，此內(nèi)襯層例如是氮化鈦內(nèi)襯。

存儲(chǔ)器單元108是位于層間導(dǎo)體202的電極表面206之上。存儲(chǔ)器單元具有，如圖2的剖面結(jié)構(gòu)所示的弧形外型所示的，平滑圓化的圓頂狀(domelike)表面。于所示的實(shí)施例中，存儲(chǔ)器單元108是可寫(xiě)入至至少兩種以上的電阻狀態(tài)。雖然在圖2中，存儲(chǔ)器單元被繪示為包括一可清楚區(qū)隔的第一金屬氧化物層208與一可清楚區(qū)隔的第二金屬氧化物層210。然而，于一些實(shí)施例中，第一金屬氧化物層與第二金屬氧化物層可具有或不具有清楚的邊界，此處的所以嘗試將其稱之為第一金屬氧化物層與第二金屬氧化物層，是為了表達(dá)如下所述記憶單元的實(shí)施例是由兩個(gè)不同氧化程序所制造而成。第一金屬氧化物層208與第二金屬氧化物層210可各自包括一或多種鎢的氧化物(WO_x)，舉例而言三氧化鎢(WO₃)、五氧化二鎢(W₂O₅)、二氧化鎢(WO₂)中的一種或多種。第二金屬氧化物層210是由如下所述的偏壓等離子體氧化工藝所制造。位于存儲(chǔ)器單元108的頂部，尤其是第二金屬氧化物層210的頂部，為頂部電極212，于此實(shí)施例中為存取線。

可通過(guò)圖3A至圖3D所繪示的制造步驟來(lái)形成存儲(chǔ)單元，特別是存儲(chǔ)器單元的部分。此工藝的說(shuō)明強(qiáng)調(diào)了存儲(chǔ)單元的存儲(chǔ)器單元元件，并忽略存取元件、存儲(chǔ)單元中針對(duì)特定存取元件及存取線的元件，以及陣列配置。

如圖3A所示，層間導(dǎo)體202是穿過(guò)位于絕緣介電層204中的介層窗而形成，如此一來(lái)層間導(dǎo)體202的底端接觸存取線或是存取元件的端點(diǎn)。于所示的實(shí)施例中，層間導(dǎo)體202為鎢插塞。鎢插塞可通過(guò)鎢材料的化學(xué)氣相沉積形成在介層窗之中。所形成的插塞是自對(duì)準(zhǔn)(self-aligned)于介層窗中。于一些實(shí)施例中，于形成插塞之后，會(huì)進(jìn)行例如化學(xué)機(jī)械研磨(chemical mechanical polishing)的平面化步驟。

接著，進(jìn)行氧化步驟使層間導(dǎo)體的頂端部分氧化持續(xù)一段第一時(shí)間，而形成如圖3B所繪示的結(jié)構(gòu)。舉例而言，熱氧化工藝可通過(guò)將層間導(dǎo)體的頂端部分暴露于溫度為500℃，流速為10每分鐘標(biāo)準(zhǔn)公升(standard liters per minute,slm)的氧氣中，持續(xù)1分鐘來(lái)完成。以此方法于層間導(dǎo)體202之上形成第一金屬氧化物層208，具有于層間導(dǎo)體之上形成自對(duì)準(zhǔn)的金屬氧化物層的優(yōu)點(diǎn)。此第一氧化步驟可包括快速熱氧化工藝。此一氧化工藝可能造成膨脹，使得氧化后的材料的體積至多約為用來(lái)產(chǎn)生氧化材料的未氧化材料體積的三倍。而且，氧化后的頂表面比原層間導(dǎo)體202尚未氧化的表面來(lái)得粗糙。在圖4A中可觀察到這種膨脹現(xiàn)象。其中，圖4A為對(duì)應(yīng)于圖3B的穿透式電子顯微鏡影像。

如圖3B和圖4A所繪示的粗糙表面并非所希望的結(jié)果，因?yàn)閷㈨敳侩姌O212沉積于通過(guò)氧化鎢插塞所形成的存儲(chǔ)器單元108的粗糙表面之上，可能會(huì)產(chǎn)生不均勻的接口，結(jié)果造成層間導(dǎo)體邊緣的曲率以及頂部電極與底部電極之間橫跨金屬氧化物層的間距，可能于單一存儲(chǔ)單元內(nèi)或是在存儲(chǔ)單元與存儲(chǔ)單元之間產(chǎn)生變異。間距的變異可在元件的操作時(shí)造成不均勻的電場(chǎng)，并影響元件的可靠性。邊緣曲率的變異可能造成角落的電場(chǎng)增益(field enhancement)的變化，并可能影響整個(gè)陣列中元件表現(xiàn)的均勻性。因此，使用了可在金屬氧化物存儲(chǔ)器單元的邊緣上形成更均勻圓化的平滑表面的工藝。為了形成平滑的表面，可于形成第一金屬氧化物層之后再進(jìn)行偏壓等離子體氧化工藝，形成如圖3C所繪示的結(jié)構(gòu)。如圖3C所繪 示，以轟擊(bombardment)與氧化工藝來(lái)修飾存儲(chǔ)器單元108，且存儲(chǔ)器單元108可包括由層間導(dǎo)體氧化所形成的第一金屬氧化物層208及由偏壓等離子體氧化所形成的第二金屬氧化物層210的組合。

偏壓等離子體氧化工藝包括在同一步驟中產(chǎn)生與濺射(sputtering)類似的轟擊效果，可將金屬氧化物層的表面平滑化，并結(jié)合可更進(jìn)一步氧化包含有先前氧化的材料的層間導(dǎo)體頂端部分的氧化工藝。轟擊與氧化的結(jié)果，使得位于層間導(dǎo)體之上的金屬氧化物存儲(chǔ)器單元108，如圖3C的弧形外型所繪示，具有圓頂狀表面及圓化的角落。偏壓等離子體氧化工藝亦可圓化圍繞層間導(dǎo)體202的絕緣介電層204的角落，并制造出一個(gè)平滑的表面用來(lái)沉積頂部電極。而且，偏壓等離子體氧化程序可改善第一金屬氧化物層208中的氧元素分布，進(jìn)而改善元件的表現(xiàn)。

用于偏壓等離子體氧化工藝的等離子體可來(lái)自單一種或多種氣體。等離子體是用來(lái)轟擊、氧化，或兩者的結(jié)合。用于轟擊的等離子體氣體可為氬氣及/或氧氣，用于氧化的等離子體氣體可為氧氣。而例如一氧化二氮(nitrous oxide,N₂O)氣體可兼用來(lái)作為轟擊及氧化所用的等離子體氣體。偏壓等離子體氧化工藝可以單一步驟或多步驟進(jìn)行，并可包括分開(kāi)的轟擊步驟與氧化步驟，及/或包括轟擊與氧化同時(shí)進(jìn)行的組合步驟。舉例而言，轟擊效果可來(lái)自于用來(lái)進(jìn)行氧化的偏壓氧離子，如此偏壓等離子體氧化工藝可通過(guò)單一步驟、單一氣體來(lái)完成。

在包括轟擊步驟的偏壓等離子體氧化工藝中，傳遞至靶材表面的轟擊總能量，以及靶材表面的初始粗糙度，是決定存儲(chǔ)器單元成品的表面粗糙度(surface roughness)的主要因素，因此也是存儲(chǔ)器單元與頂部電極之間接口均勻性的主要決定因素。轟擊能量是由一個(gè)或多個(gè)轟擊步驟的轟擊等離子體的量與種類、偏壓、功率以及持續(xù)的時(shí)間所決定。第二金屬氧化物層的厚度是由偏壓等離子體氧化工藝中的氧化步驟所決定，并可由氧化步驟中的偏壓電壓、工藝時(shí)間、壓力及/或溫度所控制。于多個(gè)實(shí)施例中，存儲(chǔ)器單元上的第二金屬氧化物層210的厚度介于約30至50埃(angstrom,)之間。

在偏壓等離子體氧化工藝之后，電阻式隨機(jī)存取存儲(chǔ)器，其圓化平滑的結(jié)構(gòu)的效益，包括在整個(gè)陣列中的層間導(dǎo)體的頂部角落具有更均勻增強(qiáng) 的電場(chǎng)。角落的形狀對(duì)于操作的條件是重要的，因?yàn)椴僮鲿r(shí)的電場(chǎng)會(huì)受到角落的形狀影響。圓化結(jié)構(gòu)亦有助于減低角落形狀的變異，并提升元件與操作條件的均勻性。于多個(gè)實(shí)施例中，有需要使存儲(chǔ)器單元的頂表面具有低于3納米方均根(root-mean-square,RMS)的表面粗糙度RA，以提升操作時(shí)電場(chǎng)的均勻性。表面粗糙度RA，為分析存儲(chǔ)器單元的截面所得的值。頂部部分的截面是對(duì)應(yīng)到存儲(chǔ)器單元的頂表面的外型。透過(guò)擬合算法(fitting algorithm)，計(jì)算出最密切擬合截面的頂部部分的方程式。定義擬合線段的方程式可為任意包括例如弧線或拋物線(parabola)等線性的方程式。接著，粗糙度可被計(jì)算為自擬合線至真實(shí)的截面頂部外型部分，在與擬合線正交的方向上的平均偏差(average deviation)。

圖4B對(duì)應(yīng)于圖3D，是繪示以偏壓等離子體氧化工藝施加于例如圖4A所示的氧化鎢插塞所形成的部分存儲(chǔ)單元的穿透式電子顯微鏡影像圖。此工藝的參數(shù)包括：偏壓為100伏特(volt,V)、射頻(radio frequency,RF)功率為600瓦(watt,W)、時(shí)間為60秒，并進(jìn)行2次。元件與制造方法的比較例，包括對(duì)未氧化的層間導(dǎo)體進(jìn)行偏壓等離子體氧化，以形成如圖5A和圖5B所示的存儲(chǔ)器單元。其中，圖5A與對(duì)應(yīng)的穿透式電子顯微鏡影像圖圖5B，其中存儲(chǔ)元件包括由類似于圖3A至圖3D所示的實(shí)施例所制造的第二金屬氧化物層210。于圖5B中，鎢插塞層間導(dǎo)體202受到下列參數(shù)所設(shè)定的偏壓等離子體氧化：偏壓為100伏特、射頻功率為600瓦、時(shí)間為60秒。

圖6A及圖6B繪示以不同氧化方法所形成的存儲(chǔ)器單元的電阻值分布。圖6A繪示僅由快速熱氧化于不同溫度下所制造的存儲(chǔ)器單元的各種電阻值分布601至607。其中601至607所分別代表的溫度為350℃、400℃、450℃、500℃、550℃、600℃、500℃。圖6B繪示如圖中左側(cè)由快速熱氧化加上偏壓等離子體氧化(以ROT+Biased Plasma Oxidation表示的)于不同制造參數(shù)下所制造的存儲(chǔ)器單元的各種電阻值分布612至618，以及如圖中右側(cè)僅由偏壓等離子體氧化(以Biased Plasma Only表示的)于不同制造參數(shù)下所制造的存儲(chǔ)器單元的各種電阻值分布608至611，此些制造參數(shù)包括了不同的快速熱氧化溫度，以及等離子體氧化的氣壓力、功率及電壓。其中608的偏壓等離子體氧化反應(yīng)條件為氣壓30毫托(millitorr, mT)、功率600瓦、電壓140伏特；609的反應(yīng)條件為30毫托、600瓦、180伏特；610的反應(yīng)條件為20毫托、600瓦、100伏特；611的反應(yīng)條件為30毫托、700瓦、100伏特。612的快速熱氧化反應(yīng)條件為溫度450℃，偏壓等離子體氧化反應(yīng)條件為30毫托、600瓦、180伏特；613的反應(yīng)條件為450℃、20毫托、600瓦、100伏特；614的反應(yīng)條件為450℃、30毫托、700瓦、100伏特；615的反應(yīng)條件為500℃、30毫托、600瓦、180伏特；616的反應(yīng)條件為500℃、30毫托、700瓦、100伏特；617的反應(yīng)條件為550℃、30毫托、600瓦、180伏特；618的反應(yīng)條件為550℃、30毫托、700瓦、100伏特。此外612至618的快速熱氧化時(shí)間均為30秒，608至618的偏壓等離子體氧化的氧氣流速均為400每分鐘標(biāo)準(zhǔn)公升，時(shí)間均為60秒。如圖所示，相較于由快速熱氧化加上偏壓等離子體氧化所制造者的電阻值分布，僅由快速熱氧化所制造者的電阻分布較低而且較廣?？梢?jiàn)，若僅由快速熱氧化所制造者的初始電阻較低，額外的等離子體氧化改變了元件的電阻值范圍，使其具有較好的操作條件，并具有較高且更一致的電阻值。并且如圖所示，通過(guò)偏壓等離子體氧化步驟促使鎢插塞氧化所形成的存儲(chǔ)器單元，其電阻高于僅由快速熱氧化所制造者以及由快速熱氧化加上偏壓等離子體氧化所制造者。初始電阻值的改變使得可用以微調(diào)操作條件的范圍擴(kuò)大，操作條件包括了生成電壓(forming voltage)、設(shè)定/復(fù)位的電壓與電流，以及耐久性。

圖7為集成電路10的簡(jiǎn)化方塊圖，集成電路10包括如圖1B所繪示，具有以金屬氧化物作為基底的存儲(chǔ)器的存儲(chǔ)單元交叉點(diǎn)陣列。字線譯碼器(decoder)14耦接于并電性連接至多條字線16。位線譯碼器(列譯碼器)18電性連接于多條位線20，用來(lái)從陣列中的多個(gè)存儲(chǔ)單元(未繪示)讀取數(shù)據(jù)以及將數(shù)據(jù)寫(xiě)入陣列中的多個(gè)存儲(chǔ)單元中。地址被提供至總線(bus)22，再到字線譯碼器與驅(qū)動(dòng)器14，以及位線譯碼器18。具有感測(cè)放大器(sense amplifier)與數(shù)據(jù)輸入結(jié)構(gòu)(data-in structure)的區(qū)塊24經(jīng)由數(shù)據(jù)總線26耦接至位線譯碼器18。來(lái)自集成電路10的輸入/輸出端，或是其他集成電路10內(nèi)部或外部的數(shù)據(jù)源的數(shù)據(jù)，經(jīng)由數(shù)據(jù)輸入線28至區(qū)塊24中的數(shù)據(jù)輸入結(jié)構(gòu)。集成電路10中可包括其他電路30，例如通用處理器(general purpose processor)或特殊用途應(yīng)用電路(special purpose application circuitry)，或提供單芯片系統(tǒng)(system-on-a-chip)功能，并且被存儲(chǔ)單元100組成的陣列所支持的多種模塊的組合。來(lái)自區(qū)塊24中數(shù)據(jù)輸入結(jié)構(gòu)的數(shù)據(jù)，經(jīng)由數(shù)據(jù)輸出線32至集成電路10的輸入/輸出端，或是其他集成電路10內(nèi)部或外部的數(shù)據(jù)目的地。

于此例中實(shí)施的控制器34，使用偏壓配置狀態(tài)機(jī)(bias arrangement state machine)來(lái)控制電壓供應(yīng)器(bias arrangement supply voltages)36偏壓配置的應(yīng)用，例如讀取電壓、寫(xiě)入電壓，以及寫(xiě)入驗(yàn)證電壓(program verify voltage)。控制器34可通過(guò)使用已知的特殊用途應(yīng)用電路來(lái)實(shí)施。于多個(gè)替代實(shí)施例中，控制器34包括通用處理器，其可在與執(zhí)行計(jì)算機(jī)過(guò)程控制元件操作相同的集成電路上實(shí)施。在其他多個(gè)實(shí)施例中，控制器34可實(shí)施為使用特殊用途應(yīng)用電路與通用處理器的組合。

應(yīng)當(dāng)要理解的是，存儲(chǔ)器陣列不應(yīng)限制于如圖1B所示的陣列配置，其他另外的陣列配置也可用于上述所揭露的包括記憶單元的存儲(chǔ)單元。

雖然本發(fā)明是透過(guò)上述較佳的實(shí)施方案與實(shí)施例所詳細(xì)揭露，應(yīng)當(dāng)要了解的是此些實(shí)施例意在說(shuō)明而非限制?？深A(yù)期的是，本發(fā)明所屬技術(shù)領(lǐng)域具有通常知識(shí)者能夠輕易想到本發(fā)明的改進(jìn)與組合，此些改進(jìn)與組合亦在本發(fā)明的精神之中，與后述的權(quán)利要求范圍之內(nèi)。