集成電路的電感襯底隔離結(jié)構(gòu)的制作方法
【專利摘要】本實用新型提供一種集成電路的電感襯底隔離結(jié)構(gòu)，包括：p型襯底；在所述p型襯底中形成的n型阱區(qū)，所述n型阱區(qū)包括多個n阱；在所述多個n阱中注入形成的多個p型有源區(qū)；覆蓋在所述n型阱區(qū)上的多晶硅屏蔽層，所述多晶硅屏蔽層包括多條n型多晶硅，每條n型多晶硅覆蓋在相鄰兩個n阱之間，并通過所述p型有源區(qū)間隔開；覆蓋在所述多晶硅屏蔽層上的金屬層，所述金屬層為X型金屬結(jié)構(gòu)，所述X型金屬結(jié)構(gòu)設(shè)置在所述n型阱區(qū)的對角線位置；覆蓋在所述金屬層上的電感，所述電感的中心點與所述X型金屬結(jié)構(gòu)的中心點重合。本實用新型能有效降低電感對襯底的電磁損耗，減小電感與屏蔽層及襯底之間的耦合電容，提高電感的品質(zhì)因數(shù)和工作頻率。
【專利說明】集成電路的電感襯底隔離結(jié)構(gòu)

【技術(shù)領(lǐng)域】
[0001]本實用新型涉及射頻集成電路【技術(shù)領(lǐng)域】，特別是涉及一種集成電路的電感襯底隔離結(jié)構(gòu)。

【背景技術(shù)】
[0002]射頻集成電路中電感的品質(zhì)因數(shù)也稱Q值和電感的工作頻率對射頻電路的性能影響起到了至關(guān)重要，對電感襯底的隔離的好與壞會嚴(yán)重影響到電感的品質(zhì)因數(shù)和工作頻率，影響著部分射頻電路的性能提高?，F(xiàn)代集成電路中對電感襯底的隔離技術(shù)不斷發(fā)展，出現(xiàn)了各種不同的襯底隔離技術(shù)，隔離效果也是各有千秋，近年來隔離技術(shù)也得到了長遠(yuǎn)提聞。
[0003]現(xiàn)代射頻集成電路中，電感襯底隔離中有兩種典型的隔離方案，第一種方案是用金屬層接地作為屏蔽層；第二種方案是利用η阱接地或者η阱浮空作為屏蔽層。
[0004]現(xiàn)有技術(shù)中存在的缺陷有:電感對襯底的渦流效應(yīng)不能得到有效的消除，造成電感對襯底的損耗過大，影響電感品質(zhì)因數(shù)與工作頻率。
實用新型內(nèi)容
[0005]基于此，本實用新型提供一種集成電路的電感襯底隔離結(jié)構(gòu)，能有效降低電感對襯底的電磁損耗，減小電感與屏蔽層及襯底之間的耦合電容，提高電感的品質(zhì)因數(shù)和工作頻率。
[0006]一種集成電路的電感襯底隔離結(jié)構(gòu)，包括:
[0007]P型襯底；
[0008]在所述P型襯底中形成的η型阱區(qū)，所述η型阱區(qū)包括多個η阱；
[0009]在所述多個η阱中注入形成的多個P型有源區(qū)；其中，所述η型阱區(qū)為矩形，所述η型阱區(qū)的對角線將所述η型阱區(qū)劃分為四個三角形區(qū)域，多個所述P型有源區(qū)之間等間距平行分布在每個三角形區(qū)域上；相對的兩個三角形區(qū)域上的P型有源區(qū)的排列方向相同，相鄰的兩個三角形區(qū)域上的P型有源區(qū)的排列方向相互垂直；
[0010]覆蓋在所述η型阱區(qū)上的多晶硅屏蔽層，所述多晶硅屏蔽層包括多條η型多晶硅，每條η型多晶硅覆蓋在相鄰兩個η阱之間，并通過所述P型有源區(qū)間隔開；
[0011 ] 覆蓋在所述多晶硅屏蔽層上的金屬層，所述金屬層為X型金屬結(jié)構(gòu)，所述X型金屬結(jié)構(gòu)設(shè)置在所述η型阱區(qū)的對角線位置；
[0012]覆蓋在所述金屬層上的電感，所述電感的中心點與所述X型金屬結(jié)構(gòu)的中心點重八口 ο
[0013]上述集成電路的電感襯底隔離結(jié)構(gòu)，P型襯底中形成有η型阱區(qū)，在多個η阱中注入形成有多個P型有源區(qū)，多條η型多晶硅覆蓋在相鄰兩個η阱之間，并通過所述P型有源區(qū)間隔開，從而形成反偏Pn結(jié)的屏蔽架構(gòu)，能有效阻斷電感對襯底的渦流作用；Χ型金屬結(jié)構(gòu)設(shè)置在所述η型阱區(qū)的對角線位置并覆蓋在η型多晶硅上，將電流點匯聚到電感中心點并拉到低電位點，可有效減小電感對于連接金屬的渦流作用；本實用新型的電感襯底隔離結(jié)構(gòu)，能大大減少電感電磁作用對襯底的渦流效應(yīng)，顯著提高隔離效果，提高電感品質(zhì)因數(shù)，穩(wěn)定電感的工作頻率，從而有效發(fā)揮集成電路的性能。

【專利附圖】

【附圖說明】
[0014]圖1為本實用新型集成電路的電感襯底隔離結(jié)構(gòu)在一實施例中的結(jié)構(gòu)示意圖。
[0015]圖2為圖1中P型襯底的結(jié)構(gòu)示意圖。
[0016]圖3為圖1中多晶硅屏蔽層的結(jié)構(gòu)示意圖。
[0017]圖4為圖1中P型襯底的剖面示意圖。
[0018]圖5為圖1中多晶硅屏蔽層與金屬層的結(jié)構(gòu)示意圖。
[0019]圖6為本實用新型集成電路的電感襯底隔離結(jié)構(gòu)在另一實施例中的電位連接示意圖。

【具體實施方式】
[0020]下面結(jié)合實施例及附圖對本實用新型作進一步詳細(xì)說明，但本實用新型的實施方式不限于此。
[0021]如圖1所示，是本實用新型集成電路的電感襯底隔離結(jié)構(gòu)在一實施例中的結(jié)構(gòu)示意圖，包括:
[0022]P 型襯底 11;
[0023]在所述P型襯底11中形成的η型阱區(qū)，所述η型阱區(qū)包括多個η阱12 ;
[0024]在所述多個η阱12中注入形成的多個P型有源區(qū)13 ;其中，如圖2所述為P型襯底的結(jié)構(gòu)示意圖，所述η型阱區(qū)為矩形，所述η型阱區(qū)的對角線將所述η型阱區(qū)劃分為四個三角形區(qū)域(21?24)，多個所述P型有源區(qū)13之間等間距平行分布在每個三角形區(qū)域上；相對的兩個三角形區(qū)域上的P型有源區(qū)13的排列方向相同，相鄰的兩個三角形區(qū)域上的P型有源區(qū)13的排列方向相互垂直；
[0025]覆蓋在所述η型阱區(qū)上的多晶硅屏蔽層，如圖3所示為多晶硅屏蔽層的結(jié)構(gòu)示意圖，如圖4所不為P型襯底的首1J面不意圖，所述多晶娃屏蔽層包括多條η型多晶娃14,每條η型多晶硅14覆蓋在相鄰兩個η阱12之間，并通過所述ρ型有源區(qū)13間隔開；
[0026]覆蓋在所述多晶硅屏蔽層上的金屬層，如圖5所示為多晶硅屏蔽層與金屬層的結(jié)構(gòu)示意圖，所述金屬層為X型金屬結(jié)構(gòu)15，所述X型金屬結(jié)構(gòu)15設(shè)置在所述η型阱區(qū)的對角線位置；
[0027]覆蓋在所述金屬層上的電感16，所述電感的中心點與所述X型金屬結(jié)構(gòu)15的中心點重合；
[0028]本實施例的電感襯底隔離結(jié)構(gòu)基于P型襯底工藝，圖1中的電感16是以八邊螺旋電感為例進行說明，在實際設(shè)計中本實施例所指的電感可選用其他類型的電感，并且電感的匝數(shù)可按照實際設(shè)計需要而選擇。
[0029]如圖2所示，P型襯底11上注入形成η型阱區(qū)，所述η型阱區(qū)包括多個η阱12，在所述多個η阱12中注入形成的多個ρ型有源區(qū)13 ；
[0030]圖2中，P型襯底11上的η型阱區(qū)為矩形，由其對角線可劃分出四個三角形區(qū)域(21?24)，p型有源區(qū)13為長條形狀，每個三角形區(qū)域上的多個P型有源區(qū)13之間等間距平行分布；相對的兩個三角形區(qū)域上的P型有源區(qū)13的排列方向相同，相鄰的兩個三角形區(qū)域上的P型有源區(qū)13的排列方向相互垂直；如圖2中，三角形區(qū)域21和三角形區(qū)域23中，P型有源區(qū)13的排列方向相同，三角形區(qū)域22和三角形區(qū)域24中P型有源區(qū)13的排列方向相同，但三角形區(qū)域22和24中P型有源區(qū)13的排列方向相互垂直；因此在電感下方具有四個各放置在左右上下四朝向的長條型梳狀隔離帶。η型阱區(qū)上采用P型注入，P型注入層區(qū)域在生產(chǎn)時生成P型有源區(qū)13，相鄰的兩個P型有源區(qū)13交替區(qū)域的P型襯底區(qū)域則為采用η型注入形成η阱，兩者之間在互補金屬氧化物半導(dǎo)體工藝中形成了雙ρη結(jié)結(jié)構(gòu)，能有效地阻斷電感對于襯底的渦流作用。
[0031]如圖3所示，是多晶硅屏蔽層的結(jié)構(gòu)示意圖，如圖4所示，是所述P型襯底11的剖面示意圖；結(jié)合圖3和圖4，多晶硅屏蔽層覆蓋在襯底表面，包括多條η型多晶硅14，每條η型多晶硅14覆蓋在相鄰兩個η阱12之間，并通過所述P型有源區(qū)13間隔開；
[0032]同圖2所示的襯底中的P型有源區(qū)13的結(jié)構(gòu)，多條η型多晶硅14覆蓋在襯底上四個三角形區(qū)域上，每個三角形區(qū)域上的多條η型多晶硅14之間等間距平行分布；相對的兩個三角形區(qū)域上的η型多晶硅14的排列方向相同，相鄰的兩個三角形區(qū)域上的η型多晶硅14的排列方向相互垂直，并且各條η型多晶硅14都不接觸。
[0033]如圖5所不,所述金屬層為X型金屬結(jié)構(gòu)15,所述X型金屬結(jié)構(gòu)15設(shè)置在所述η型阱區(qū)的對角線位置；η阱12中各個P型有源區(qū)13是間隔開的，各條η型多晶硅14也是間隔開，在通過通孔將X型金屬結(jié)構(gòu)15設(shè)置在η型阱區(qū)對角線位置上后，X型金屬結(jié)構(gòu)15就可將所有P型有源區(qū)13和所有η型多晶硅14連接起來，從而形成連接作用。
[0034]在一較佳實施例中，如圖4所示，所述P型襯底11連接至集成電路的低電位點，所述η阱12連接到集成電路的高電位點，所述P型有源區(qū)13和所述η型多晶硅14連接到集成電路的低電位點；
[0035]本實施例中，P型襯底I部分的電位接到VSS等低電位點，η阱12中的P型有源區(qū)13以及η型多晶硅層都可連接到VSS等低電位，η阱12連接到VDD等高電位，因此在η阱12和P型有源區(qū)13，以及η阱12和P型襯底11之間形成反偏的ρη結(jié)，反偏的ρη結(jié)結(jié)構(gòu)能有效地阻斷電感對于襯底的渦流作用。
[0036]傳統(tǒng)技術(shù)中，有的方案采用了長條型的η阱作為隔離層對電感進行隔離，其隔離效果達(dá)不到預(yù)期要求。相對于傳統(tǒng)技術(shù)方案，本實施例中，引入了雙反偏ρη結(jié)作為隔離層，大大減少了電感電磁作用對襯底的渦流效應(yīng)，有效提高隔離的效果，使電感品質(zhì)參數(shù)達(dá)到最優(yōu)從而使射頻電路的性能得到有效發(fā)揮。其中，η阱交替連接處的上方覆蓋有η型多晶硅作為電感屏蔽層，多晶硅屏蔽層和上方電感正交放置，使電感電磁感應(yīng)作用對下方屏蔽層作用減到最小，有利于提高電感性能。
[0037]傳統(tǒng)技術(shù)中常常使用金屬層作為屏蔽層，相對于傳統(tǒng)技術(shù)，本實施例中采用多晶硅作為屏蔽層，可以顯著減少電感對于屏蔽層的耦合電容，而耦合電容會嚴(yán)重影響電感的工作頻率，過大的耦合電容會使電感的工作頻率減低，電路工作會受到嚴(yán)重影響。本實施例采用此設(shè)計結(jié)構(gòu)可以把電感對于屏蔽層的耦合電容減到最小，結(jié)合上述的雙反偏ρη結(jié)結(jié)構(gòu)隔離技術(shù)，可以很大程度上減少電感對于襯底的電磁損耗，提高電感的品質(zhì)因數(shù)，穩(wěn)定電感的工作頻率，最大程度發(fā)揮電感的性能，提高射頻電路的性能。
[0038]如圖6所述，是一較佳實施例中集成電路的電感襯底隔離結(jié)構(gòu)的電位連接示意圖，所述多晶硅屏蔽層可通過其中一條所述η型多晶硅12連接到所述集成電路的高電位占.
[0039]所述金屬層還可包括一金屬條，所述金屬條的一端連接所述X型金屬結(jié)構(gòu)的中心點，另一端連接到集成電路的低電位點；
[0040]本實施例中，金屬層還包括一金屬條，金屬條的一端設(shè)置在X型金屬結(jié)構(gòu)15的中心點，另一端連接到電感外部的VSS低電位點，用于連接外部低電位的金屬條可以放置在電感區(qū)域四邊的中心點，如標(biāo)識圖A、B、C、D四處位置點；由于X型金屬結(jié)構(gòu)15覆蓋在η型多晶娃14上,η型多晶娃14覆蓋在兩個η講12之上，因此所有η型多晶娃14和η講中的P型有源區(qū)12都可連接到X型金屬結(jié)構(gòu)15，通過X型金屬結(jié)構(gòu)15將電流點匯聚到電感中心點，從而將電位拉到低電位點；相對于傳統(tǒng)技術(shù)方案，本實施例中，由于電感對于連接金屬是有電磁作用的，從電感中心點將電位拉到電感外部，會有效減小電感對于連接金屬的渦流作用。
[0041]在一較佳實施例中，所述η型阱區(qū)的中心點通過電導(dǎo)體介質(zhì)連接到集成電路的高電位點；
[0042]電感16下方的η阱12的電位，可在η型阱區(qū)的中心點通過通孔，采用電導(dǎo)體介質(zhì)直接連接到外電路的高電位點；所述通孔，是指穿過各種介質(zhì)層從某一金屬層到毗鄰的另一金屬層形成電通路的開口 ；本實施例的電導(dǎo)體介質(zhì)可以是多晶硅或者金屬層如鋁或者銅，電導(dǎo)體介質(zhì)可根據(jù)實際需要，選擇符合工藝要求的最小寬度。
[0043]傳統(tǒng)技術(shù)方案中會把襯底接觸放置在電感對角區(qū)域或者是在電感四邊的其中任一位置。相對于傳統(tǒng)技術(shù)方案，本實施例將η阱電位接觸點放置在中心點，可讓電位更均勻的分布于η阱區(qū)域，使得隔離效果更好，而且可使雙反偏ρη結(jié)的隔離端η極電位有效達(dá)到VDD等高電位，使反偏ρη結(jié)正常工作，從而提升電感對襯底的隔離效果。
[0044]如圖6所示，區(qū)域3(圖6中虛線框3)示出了金屬層及多晶硅屏蔽層與η型阱區(qū)的電位連接，該連接點圖中是在A位置點，可選擇該圖中B、C和D四個位置點，即η型阱區(qū)四條邊的中點位置，連接到外電路高電位的電導(dǎo)體介質(zhì)可為集成電路中的其他金屬層。
[0045]如圖6所示，電感襯底隔離結(jié)構(gòu)還可包括在所述P型襯底上注入形成的在所述電感外圍的第一隔離環(huán)17，以及在所述ρ型襯底上注入η型摻雜形成的在所述第一隔離環(huán)外圍的第二隔離環(huán)18 ;所述第一隔離環(huán)17連接到集成電路的低電位點；所述第二隔離環(huán)18連接到集成電路的高電位點；
[0046]本實施例中，在電感區(qū)域的外圈采用了雙隔離環(huán)的結(jié)構(gòu)來對電感進行隔離。兩個隔離環(huán)中，第一隔離環(huán)17位于里圈，可通過通孔和注入工藝在P型襯底上做襯底接觸，其電位點連接到外電路的低電位；第二隔離環(huán)18位于外圈，可先在ρ型襯底上進行η型摻雜，然后在此區(qū)域通過通孔和注入工藝做成η型襯底接觸，其電位點連接到外電路的高電位。隔離環(huán)的寬度跟按照實際需要而設(shè)置，比如可以是5um或者更大，隔離環(huán)與電感區(qū)域的距離可以按照實際需要而適當(dāng)增減。
[0047]如圖6的區(qū)域4(圖6中虛線框4所示區(qū)域)所示，兩圈隔離環(huán)可以適當(dāng)做切斷處理，第一隔離環(huán)17可具有一切斷開口，第二隔離環(huán)18也可具有一切斷開口，也即是兩個隔離環(huán)沒有完全閉合；如圖6所示，切斷開口依次可為注入層、有源層和金屬層，可防止電感對兩外圈接觸環(huán)產(chǎn)生渦流損耗，該切斷開口可以在電感區(qū)域的四個方向，也可以在四個方向中的其中任何位置。傳統(tǒng)技術(shù)方案中，有的方案將電感裸露于芯片中，沒有采用任何隔離設(shè)計；相對于傳統(tǒng)技術(shù)，本技術(shù)方案中兩個隔離換可以將電感和電感以外的環(huán)境徹底隔離開,可以防止電感和電感外圈電路的相互影響，改善電感和外圈電路的性能,使射頻電路的設(shè)計與制造達(dá)到最優(yōu)化。
[0048]本實用新型集成電路的電感襯底隔離結(jié)構(gòu)，P型襯底中形成的η型阱區(qū)，在多個η阱中注入形成的多個P型有源區(qū)，多條η型多晶硅覆蓋在相鄰兩個η阱之間，并通過所述P型有源區(qū)間隔開，從而形成反偏ρη結(jié)的屏蔽架構(gòu)，能有效阻斷電感對襯底的渦流作用；Χ型金屬結(jié)構(gòu)設(shè)置在所述η型阱區(qū)的對角線位置并覆蓋在η型多晶硅上，將電流點匯聚到電感中心點并拉到低電位點，可有效減小電感對于連接金屬的渦流作用；本實用新型的電感襯底隔離結(jié)構(gòu)，能大大減少電感電磁作用對襯底的渦流效應(yīng)，顯著提高隔離效果，提高電感品質(zhì)因數(shù)，穩(wěn)定電感的工作頻率，從而有效發(fā)揮集成電路的性能。
[0049]以上所述實施例僅表達(dá)了本實用新型的幾種實施方式，其描述較為具體和詳細(xì)，但并不能因此而理解為對本實用新型專利范圍的限制。應(yīng)當(dāng)指出的是，對于本領(lǐng)域的普通技術(shù)人員來說，在不脫離本實用新型構(gòu)思的前提下，還可以做出若干變形和改進，這些都屬于本實用新型的保護范圍。因此，本實用新型專利的保護范圍應(yīng)以所附權(quán)利要求為準(zhǔn)。
【權(quán)利要求】
1.一種集成電路的電感襯底隔離結(jié)構(gòu)，其特征在于，包括: P型襯底； 在所述P型襯底中形成的η型阱區(qū)，所述η型阱區(qū)包括多個η阱； 在所述多個η阱中注入形成的多個P型有源區(qū)；其中，所述η型阱區(qū)為矩形，所述η型阱區(qū)的對角線將所述η型阱區(qū)劃分為四個三角形區(qū)域，多個所述P型有源區(qū)之間等間距平行分布在每個三角形區(qū)域上；相對的兩個三角形區(qū)域上的P型有源區(qū)的排列方向相同，相鄰的兩個三角形區(qū)域上的P型有源區(qū)的排列方向相互垂直； 覆蓋在所述η型阱區(qū)上的多晶硅屏蔽層，所述多晶硅屏蔽層包括多條η型多晶硅，每條η型多晶硅覆蓋在相鄰兩個η阱之間，并通過所述P型有源區(qū)間隔開； 覆蓋在所述多晶硅屏蔽層上的金屬層，所述金屬層為X型金屬結(jié)構(gòu)，所述X型金屬結(jié)構(gòu)設(shè)置在所述η型阱區(qū)的對角線位置； 覆蓋在所述金屬層上的電感，所述電感的中心點與所述X型金屬結(jié)構(gòu)的中心點重合。
2.根據(jù)權(quán)利要求1所述的集成電路的電感襯底隔離結(jié)構(gòu)，其特征在于，所述P型襯底連接至集成電路的低電位點，所述η阱連接到集成電路的高電位點，所述P型有源區(qū)和所述η型多晶硅連接到集成電路的低電位點。
3.根據(jù)權(quán)利要求1所述的集成電路的電感襯底隔離結(jié)構(gòu)，其特征在于，所述金屬層還包括一金屬條，所述金屬條的一端連接所述X型金屬結(jié)構(gòu)的中心點，另一端連接到集成電路的低電位點。
4.根據(jù)權(quán)利要求1所述的集成電路的電感襯底隔離結(jié)構(gòu)，其特征在于，所述多晶硅屏蔽層通過其中一條所述η型多晶硅連接到所述集成電路的高電位點。
5.根據(jù)權(quán)利要求1所述的集成電路的電感襯底隔離結(jié)構(gòu)，其特征在于，所述η型阱區(qū)的中心點通過電導(dǎo)體介質(zhì)連接到集成電路的高電位點。
6.根據(jù)權(quán)利要求1所述的集成電路的電感襯底隔離結(jié)構(gòu)，其特征在于，還包括在所述P型襯底上注入形成的在所述電感外圍的第一隔離環(huán)，以及在所述P型襯底上注入η型摻雜形成的在所述第一隔離環(huán)外圍的第二隔離環(huán)；所述第一隔離環(huán)連接到集成電路的低電位點；所述第二隔離環(huán)連接到集成電路的高電位點。
7.根據(jù)權(quán)利要求6所述的集成電路的電感襯底隔離結(jié)構(gòu)，其特征在于，所述第一隔離環(huán)具有一切斷開口。
8.根據(jù)權(quán)利要求6所述的集成電路的電感襯底隔離結(jié)構(gòu)，其特征在于，所述第二隔離環(huán)具有一切斷開口。
【文檔編號】H01L23/522GK203967076SQ201420353516
【公開日】2014年11月26日 申請日期:2014年6月26日 優(yōu)先權(quán)日:2014年6月26日
【發(fā)明者】劉志堅 申請人:珠海市杰理科技有限公司