用于平面襯底的雙外延cmos集成的制作方法
【專利摘要】本發(fā)明涉及一種用于平面襯底的雙外延CMOS集成。本發(fā)明公開一種集成電路結(jié)構(gòu)及相關(guān)方法。形成與在集成電路中的n型和p型區(qū)域二者之上的柵極電極相鄰的硅鍺區(qū)域。通過光刻而圖案化的硬掩模然后保護(hù)在p型區(qū)域之上的結(jié)構(gòu)而甚至在柵極電極上的側(cè)壁間隔物上的硬掩模的剩余物之下從n型區(qū)域之上選擇性地去除硅鍺。外延生長與柵極電極相鄰的硅鍺碳取代去除的硅鍺，并且在去除在p型區(qū)域結(jié)構(gòu)之上的剩余硬掩模之前執(zhí)行源極／漏極延伸注入。
【專利說明】用于平面襯底的雙外延CMOS集成
【技術(shù)領(lǐng)域】
[0001]本公開內(nèi)容總體涉及制作互補(bǔ)金屬氧化物半導(dǎo)體集成電路，并且更具體地，涉及互補(bǔ)金屬氧化物半導(dǎo)體集成電路中的娃鍺碳(silicon germanium carbon)層的外延沉積。
【背景技術(shù)】
[0002]前沿技術(shù)需要在低功率操作的高性能。硅鍺碳(經(jīng)常由“Si (Ge) (C) ”、“SiGe (C) ”或者“SiGe:C”中的任一項表示)層的外延生長可以是用于提高器件性能的有吸引力的解決方案。然而在互補(bǔ)MOS(CMOS)設(shè)計內(nèi)的η溝道金屬氧化物半導(dǎo)體(NMOS)和ρ溝道MOS(PMOS)晶體管需要不同外延，從而產(chǎn)生在對一個晶體管類型執(zhí)行外延時在保護(hù)另一晶體管類型中的挑戰(zhàn)。常規(guī)方法需要圖案化和在NMOS或者PMOS器件上使用附加間隔物，這降低器件性能、使集成很難并且導(dǎo)致所得電路上的不良缺陷率。
[0003]也就是說，因此在本領(lǐng)域中需要一種用于在制作CMOS集成電路期間外延沉積硅鍺碳層的改進(jìn)工藝。

【發(fā)明內(nèi)容】

[0004]形成與在集成電路中的η型和ρ型區(qū)域二者之上的柵極電極相鄰的硅鍺區(qū)域。通過光刻而圖案化的硬掩模然后保護(hù)在P型區(qū)域之上的結(jié)構(gòu)而甚至在柵極電極上的側(cè)壁間隔物上的硬掩模的剩余物之下從η型區(qū)域之上選擇性地去除硅鍺。外延生長與柵極電極相鄰的硅鍺碳取代去 除的硅鍺，并且在去除在P型區(qū)域結(jié)構(gòu)之上的剩余硬掩模之前執(zhí)行源極/漏極延伸注入。
[0005]在描述以下【具體實施方式】之前，闡明貫穿本專利文獻(xiàn)使用的某些字眼和短語的定義可以是有利的:術(shù)語“包括”及其派生詞意味著包括而不限于；術(shù)語“或者”為包含意義，
這意味著和/或；短語“與......關(guān)聯(lián)”和“與之關(guān)聯(lián)”及其派生詞可以意味著包括、被包
括在……內(nèi)、與……互連、包含、被包含于……內(nèi)、連接到或者與……連接、耦
合到或者與......耦合、可與......連通、與......配合、交織、并置、與......鄰近、限
于或者用......限定、具有、具有......的性質(zhì)等；并且術(shù)語“控制器”意味著控制至少一
個操作的任何設(shè)備、系統(tǒng)或者其部分，可以在硬件、固件或者軟件中實施這樣的設(shè)備或者它們中的至少兩項的某一組合。應(yīng)當(dāng)注意，可以無論本地還是遠(yuǎn)程地集中或者分布與任何特定控制器關(guān)聯(lián)的功能。貫穿本專利文獻(xiàn)提供用于某些字眼和短語的定義，本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，在如果不是多數(shù)而為許多實例中，這樣的定義適用于這樣定義的字眼和短語的先前以及將來使用。
【專利附圖】

【附圖說明】
[0006]為了更完整理解本公開內(nèi)容及其優(yōu)點(diǎn)，現(xiàn)在參照結(jié)合附圖進(jìn)行的以下描述，在附圖中，相同標(biāo)號代表相同部分:
[0007]圖1A至圖1J是根據(jù)本公開內(nèi)容的一個實施例的在用于平面襯底的雙外延CMOS集成工藝期間的半導(dǎo)體集成電路結(jié)構(gòu)的一部分的截面圖；并且
[0008]圖2是圖示根據(jù)本公開內(nèi)容的一個實施例的用于平面襯底的雙外延CMOS集成工藝的概略流程圖。
【具體實施方式】
[0009]以下討論的圖1A至圖2和用來在本專利文獻(xiàn)中描述本公開內(nèi)容的原理的各種實施例僅通過示例而不應(yīng)以任何方式解釋為限制公開內(nèi)容的范圍。本領(lǐng)域技術(shù)人員將理解可以在任何適當(dāng)布置的系統(tǒng)中實施本公開內(nèi)容的原理。
[0010]用PMOS優(yōu)先方案的集成意味著首先在每處生長硅鍺(SiGe)并且使用保護(hù)硬掩模(HM)，繼而為光刻步驟。然后用干蝕刻執(zhí)行簡單HM反應(yīng)離子蝕刻(RIE)以從NMOS結(jié)構(gòu)上的外延SiGe之上去除硬掩模，但是留下PMOS結(jié)構(gòu)上的保護(hù)層。使用氯化氫(HCl)的蝕刻性質(zhì)來選擇性地去除NMOS結(jié)構(gòu)上的SiGe外延以選擇性地去除SiGe，這有別于僅硅(Si的)結(jié)構(gòu)?？蛇x地，首先用注入物非晶化并且然后選擇性地去除NMOS結(jié)構(gòu)上的外延HM層，因為HCl氣體也可以比對非晶SiGe:C層的對應(yīng)單晶相選擇性地去除非晶SiGe:C層。
[0011]圖1A至圖1J是根據(jù)本公開內(nèi)容的一個實施例的在用于平面襯底的雙外延CMOS集成工藝期間的半導(dǎo)體集成電路結(jié)構(gòu)的一部分的截面圖。圖2是圖示根據(jù)本公開內(nèi)容的一個實施例的用于平面襯底的雙外延CMOS集成工藝的概略流程圖，并且以下結(jié)合圖1A至圖1J來討論。盡管圖示僅單個NMOS和PMOS晶體管對，但是本領(lǐng)域技術(shù)人員將理解，對于集成電路裸片上的和晶片內(nèi)的許多不同裸片上的許多不同CMOS晶體管對使用相同工藝來并行形成相同結(jié)構(gòu)。
[0012]本領(lǐng)域技術(shù)人員將認(rèn)識到，圖1A至圖1J的結(jié)構(gòu)盡管一般被繪制用于圖示近似相對尺寸或者尺度、但是未按比例繪制。本領(lǐng)域技術(shù)人員將進(jìn)一步認(rèn)識到，在附圖中未圖示或者這里未描述用于形成集成電路和關(guān)聯(lián)結(jié)構(gòu)的全工藝。取而代之，為了簡化和清楚，僅描繪和描述用于形成集成電路和關(guān)聯(lián)結(jié)構(gòu)的工藝的如本公開內(nèi)容特有的或者為了理解本公開內(nèi)容而必需的部分。此外，雖然在附圖中圖示和這里描述各種步驟，但是未暗示關(guān)于這樣的步驟的順序或者存在或者不存在居間步驟的限制。除非另有指明，完成如描繪或者描述為依次的步驟僅為了說明而未排除如果不是完全則至少部分以并行或者重疊方式實際執(zhí)行相應(yīng)步驟的可能性。
[0013]首先參照圖1A，作為用于根據(jù)本公開內(nèi)容的雙外延CMOS集成的起點(diǎn)，集成電路結(jié)構(gòu)100包括可選襯底101，在該襯底上形成各自用不同類型的雜質(zhì)摻雜的半導(dǎo)體材料(例如硅)區(qū)域102-103以產(chǎn)生η型區(qū)域102和ρ型區(qū)域103。η型區(qū)域102和ρ型區(qū)域103被隔離區(qū)域104a相互電隔離并且被各自可以由(例如)二氧化硅形成的隔離區(qū)域104b和104c從襯底101上的相鄰集成電路結(jié)構(gòu)電隔離。分別可以是二氧化硅和硅的層105a和105b以及層106a和106b形成于η型區(qū)域102和ρ型區(qū)域103之上。層106a和106b可以是摻雜或者未摻雜和/或摻雜區(qū)域可以形成于層106b中(或者層106a和106b中)。用于晶體管的柵極電極形成于Si(Ge) (C)層106a和106b上，并且在示例實施例中各自包括氮氧化鉿硅(HfSiON)柵極絕緣體107a和107b、氮化鈦(TiN)阻擋層108a和108b以及多晶硅柵極電極109a和109b。
[0014]根據(jù)本公開內(nèi)容的雙外延CMOS集成工藝200始于在所有暴露的結(jié)構(gòu)(即柵極電極和Si (Ge) (C)的相鄰暴露部分二者，以及隔離區(qū)域104a至104b)之上用低壓化學(xué)氣相沉積(LPCVD)形成保形氮化硅(SiN)層110 (步驟201)至近似9納米(nm)的厚度。如圖1B中所示，執(zhí)行零損耗蝕刻(步驟202)以蝕刻和圖案化氮化硅層110，從而形成SiN間隔物111。在示例實施例中，通過以下步驟來執(zhí)行SiN層110的蝕刻和圖案化:首先使用利用乙二醇稀釋的氫氟酸(HFEG)溶液，然后使用反應(yīng)離子蝕刻以定向地去除SiN層110的部分而在柵極電極的側(cè)壁上留下顯著厚度的SiN，并且最終用氫氟(HF)酸蝕刻以去除層106a和106b之上的任何剩余SiN，從而留下與柵極電極的兩側(cè)相鄰的SiN間隔物111。
[0015]如圖1C中所示，然后執(zhí)行外延(步驟203)以在SiN間隔物111與隔離區(qū)域104a、104b和104c之間在層106a和106b的暴露表面上生長SiGe區(qū)域112a、112b、112c和112d。可以用適合于在P型區(qū)域103之上形成器件的雜質(zhì)類型和濃度形成SiGe區(qū)域112a、112b、112c和112d。如圖1D中所示，然后在整個結(jié)構(gòu)100之上形成硬掩模(HM) 113 (步驟204。可以利用任何硬掩模材料，諸如氮化硅。如圖1E中所示，在硬掩模113之上形成和圖案化光刻膠114以允許除了與柵極電極相鄰的部分或者剩余物115之外在η型區(qū)域102之上通過RIE選擇性地去除硬掩模113 (步驟205)。由于SiN RIE工藝的選擇性而有可能用相對于SiGe層112a和112b的SiN RIE過蝕刻。在η型區(qū)域之上的硬掩模剩余物115由于SiNRIE的定向性質(zhì)而保留，但是對于工藝流程不是必需的并且在其它工藝中并不用作附加側(cè)壁間隔物的功能。取而代之，選擇性蝕刻允許甚至在硬掩模剩余物115之下去除與η型區(qū)域102之上的柵極電極相鄰的SiGe區(qū)域112a和112b。外延生長然后允許形成Si (Ge) (C)區(qū)域取代SiGe區(qū)域112a和112b。與柵極電極相鄰的附加間隔物對于去除SiGe區(qū)域112a和112b以及外延生長Si (Ge) (C)取代SiGe區(qū)域112a和112b不是必需的。
[0016]參照圖1F，然后剝離抗蝕劑114，執(zhí)行預(yù)清理，并且通過HCl蝕刻來去除η型區(qū)域102之上的SiGe (步驟206)。如圖1G中所示，然后執(zhí)行外延(步驟207)以在層106a的暴露表面上生長Si (Ge) (C)區(qū)域116。形成Si (Ge) (C)區(qū)域116取代先前去除的、包括在硬掩模剩余物115之下的SiGe區(qū)域112a和112b。如圖1H中所示，在ρ型區(qū)域103之上形成和圖案化抗蝕劑117以允許在層106a內(nèi)注入磷酸硼鹽(BP)延伸(步驟208)。如圖1I中所示，剝離了抗蝕劑，并且去除了 P型區(qū)域103之上的硬掩模和硬掩模在η型區(qū)域102之上的剩余部分(步驟209)。如圖1J中所示，然后執(zhí)行最終間隔物形成、源極/漏極(S / D)注入和硅化(步驟210)。
[0017]本公開內(nèi)容避免需要為NMOS或者PMOS晶體管形成和圖案化與柵極電極相鄰的單獨(dú)間隔物以便形成Si (Ge) (C)區(qū)域?；谟糜赟iGe的蝕刻劑比對(SiN)硬掩模的選擇性，可以從與柵極相鄰的硬掩模剩余物之下去除SiGe區(qū)域。然后可以在那些硬掩模剩余物之下外延生長Si (Ge) (C)區(qū)域。因此簡化集成電路制作工藝流程中的Si (Ge) (C)形成的集成，而對器件性能和缺陷率的有害影響更少。
[0018]雖然已經(jīng)用示例實施例描述本公開內(nèi)容，但是本領(lǐng)域技術(shù)人員可以想到各種改變和修改。旨在于本公開內(nèi)容涵蓋如落入所附權(quán)利要求的范圍內(nèi)的這樣的改變和修改。
【權(quán)利要求】
1.一種方法，包括: 形成與在η型區(qū)域和P型區(qū)域二者之上的柵極電極相鄰的硅鍺(SiGe)區(qū)域； 在所述P型區(qū)域中的結(jié)構(gòu)之上形成和圖案化硬掩模； 相對于所述硬掩模的材料選擇性地去除與在所述η型區(qū)域之上的所述柵極電極相鄰的所述硅鍺區(qū)域；并且 外延生長與在所述η型區(qū)域之上的所述柵極電極相鄰的硅鍺碳(Si(Ge)C)區(qū)域以取代所去除的硅鍺區(qū)域。
2.根據(jù)權(quán)利要求1所述的方法，其中所述硬掩模包括氮化硅(SiN)，并且其中所述硬掩模的剩余物在所述硬掩模被圖案化時保留于與在所述η型區(qū)域之上的所述柵極電極相鄰并且在所述硅鍺區(qū)域之上的間隔物上。
3.根據(jù)權(quán)利要求2所述的方法，還包括去除所述硅鍺區(qū)域的與在所述η型區(qū)域之上的所述柵極電極相鄰并且在所述硬掩模剩余物之下的部分。
4.根據(jù)權(quán)利要求3所述的方法，還包括外延生長與在所述η型區(qū)域之上的所述柵極電極相鄰并且在所述硬掩模剩余物之下的硅鍺碳。
5.根據(jù)權(quán)利要求4所述的方法，還包括: 在外延生長與在所述η型區(qū)域之上的所述柵極電極相鄰并且在所述硬掩模剩余物之下的所述硅鍺碳區(qū)域之后，去除所述硬掩模剩余物。
6.根據(jù)權(quán)利要求5所述的方法，還包括: 在外延生長與在所述η型區(qū)域之上的所述柵極電極相鄰并且在所述硬掩模剩余物之下的所述硅鍺碳區(qū)域之后，并且在去除所述硬掩模剩余物之前，在所述硅鍺碳區(qū)域以下的層中注入源極/漏極延伸。
7.根據(jù)權(quán)利要求1所述的方法，其中在選擇性地去除與在所述η型區(qū)域之上的所述柵極電極相鄰的所述硅鍺區(qū)域和外延生長與在所述η型區(qū)域之上的所述柵極電極相鄰的硅鍺碳區(qū)域以取代所去除的硅鍺區(qū)域期間，所述硬掩模保留于所述P型區(qū)域中的結(jié)構(gòu)之上。
8.根據(jù)權(quán)利要求1所述的方法，其中所述硅鍺區(qū)域鄰接在所述η型區(qū)域之上的所述柵極電極上的側(cè)壁間隔物。
9.根據(jù)權(quán)利要求1所述的方法，其中所述硬掩模由氮化硅形成。
10.根據(jù)權(quán)利要求9所述的方法，還包括使用鹽酸(HCl)以去除與在所述η型區(qū)域之上的所述柵極電極相鄰的所述硅鍺區(qū)域而不去除所述硬掩模的剩余物。
11.一種集成電路結(jié)構(gòu)，包括: 在襯底上的η型區(qū)域和P型區(qū)域二者之上的柵極電極；以及 在通過去除硅鍺區(qū)域而留下的至少定義空間中與在所述η型區(qū)域之上的所述柵極電極相鄰的硅鍺碳(Si(Ge) (C))區(qū)域。
12.根據(jù)權(quán)利要求11所述的集成電路結(jié)構(gòu)，其中所述硅鍺碳區(qū)域鄰接在所述η型區(qū)域之上的所述柵極電極上的側(cè)壁間隔物。
13.根據(jù)權(quán)利要求12所述的集成電路結(jié)構(gòu)，還包括: 在所述側(cè)壁間隔物上并且在所述硅鍺碳區(qū)域之上的圖案化硬掩模的剩余物。
14.根據(jù)權(quán)利要求13所述的集成電路結(jié)構(gòu)，其中所述硬掩模剩余物由氮化硅形成。
15.根據(jù)權(quán)利要求14所述的集 成電路結(jié)構(gòu)，其中外延地生長所述硅鍺碳區(qū)域。
16.—種集成電路結(jié)構(gòu),包括: 在襯底上的η型區(qū)域和P型區(qū)域二者之上的柵極電極； 與在所述P型區(qū)域之上的所述柵極電極相鄰的硅鍺(SiGe)區(qū)域； 在所述P型區(qū)域上的結(jié)構(gòu)之上的圖案化硬掩模； 用于在所述η型區(qū)域之上的所述柵極電極上的側(cè)壁間隔物上的所述硬掩模的材料的剩余物；以及 與在所述η型區(qū)域之上的所述柵極電極相鄰并且在所述硬掩模剩余物之下的包含至少硅和鍺的區(qū)域。
17.根據(jù)權(quán)利要求16所述的集成電路結(jié)構(gòu)，其中與在所述η型區(qū)域之上的所述柵極電極相鄰并且在所述硬掩模剩余物之下的包含至少硅和鍺的所述區(qū)域是與在所述P型區(qū)域之上的所述柵極電極相鄰的所述硅鍺區(qū)域并行形成的硅鍺區(qū)域。
18.根據(jù)權(quán)利要求16所述的集成電路結(jié)構(gòu)，其中與在所述η型區(qū)域之上的所述柵極電極相鄰并且在所述硬掩模剩余物之下的包含至少硅和鍺的所述區(qū)域是在所述硬掩模剩余物之下外延生長的硅鍺碳(Si(Ge) (C))區(qū)域。
19.根據(jù)權(quán)利要求18所述的集成電路結(jié)構(gòu)，其中所述硬掩模由氮化硅形成。
20.根據(jù)權(quán)利要求19所述的集成電路結(jié)構(gòu)，其中與在所述η型區(qū)域之上的所述柵極電極相鄰并且在所述硬掩模剩余物之下的包含至少硅和鍺的所述區(qū)域是在所述側(cè)壁間隔物與從相接區(qū)域分離所述η型區(qū)域的隔離區(qū)域之間的區(qū)域。
【文檔編號】H01L27/146GK103824812SQ201310444504
【公開日】2014年5月28日 申請日期:2013年9月23日 優(yōu)先權(quán)日:2012年11月16日
【發(fā)明者】N·勞貝特, B·普拉納撒蒂哈蘭 申請人:意法半導(dǎo)體公司, 國際商業(yè)機(jī)器公司