形成用于溝槽柵器件的厚的底部電介質(zhì)（tbd）的結(jié)構(gòu)和方法
【專利摘要】本申請涉及形成包括溝槽柵FET的半導(dǎo)體結(jié)構(gòu)的方法。如下形成包括溝槽柵FET的半導(dǎo)體結(jié)構(gòu)。使用掩模在半導(dǎo)體區(qū)中形成多個(gè)溝槽。掩模包括（i）半導(dǎo)體區(qū)的表面上的第一絕緣層，（ii）第一絕緣層上的第一氧化阻擋層，以及（iii）第一氧化阻擋層上的第二絕緣層。沿每個(gè)溝槽的底部形成厚的底部電介質(zhì)（TBD）。第一氧化阻擋層防止在形成TBD的過程中沿半導(dǎo)體區(qū)的表面形成電介質(zhì)層。
【專利說明】形成用于溝槽柵器件的厚的底部電介質(zhì)(TBD)的結(jié)構(gòu)和方法
[0001]本申請是申請日為2009年6月22日、申請?zhí)枮?00910150226.9、發(fā)明名稱為“形成用于溝槽柵器件的厚的底部電介質(zhì)(TBD)的結(jié)構(gòu)和方法”的專利申請的分案申請，其全部內(nèi)容結(jié)合于此作為參考。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明一般地涉及半導(dǎo)體技術(shù)，特別地涉及形成用于溝槽柵器件的厚的底部電介質(zhì)的結(jié)構(gòu)和方法。
【背景技術(shù)】
[0003]在溝槽功率金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)中的主要參數(shù)是總柵電荷。在傳統(tǒng)溝槽功率MOSFET的一些應(yīng)用中，例如，DC-DC轉(zhuǎn)換器，柵電荷越少，整體設(shè)計(jì)的效率越高。一種減少柵電荷的技術(shù)是通過沿柵溝槽的底部使用厚電介質(zhì)來減少柵漏電容。
[0004]傳統(tǒng)的硅的局部氧化(LOCOS)處理通常被用來沿溝槽的底部形成厚電介質(zhì)。該處理通常包括沿溝槽側(cè)壁形成氮化硅層以在形成厚電介質(zhì)的過程中保護(hù)側(cè)壁。然而，用來沿溝槽底部去除氮化硅的各向異性蝕刻也去除了遍布在毗鄰溝槽的臺面結(jié)構(gòu)表面上的氮化硅。因此，在沿溝槽底部形成厚電介質(zhì)的過程中，在毗鄰溝槽的臺面結(jié)構(gòu)上形成了類似的厚電介質(zhì)。
[0005]臺面結(jié)構(gòu)表面上的厚電介質(zhì)能夠引起很多問題。首先，厚電介質(zhì)通常伸出上溝槽角，這可能導(dǎo)致在柵多晶硅中形成空穴。此外，從臺面結(jié)構(gòu)表面上去除厚電介質(zhì)需要大量蝕刻，這也可能蝕刻到沿上溝槽側(cè)壁的柵氧化物，導(dǎo)致柵極變短從而產(chǎn)生問題。此外，臺面結(jié)構(gòu)表面上的電介質(zhì)的厚度的變化可能導(dǎo)致體注入過程中的變化，導(dǎo)致器件的電參數(shù)的變化。
[0006]因此，需要沿柵溝槽的底部形成厚電介質(zhì)的改進(jìn)技術(shù)。

【發(fā)明內(nèi)容】

[0007]根據(jù)本發(fā)明的實(shí)施例，形成包括溝槽柵場效應(yīng)晶體管(FET)的半導(dǎo)體結(jié)構(gòu)的方法包括下列步驟。使用掩模在半導(dǎo)體區(qū)中形成多個(gè)溝槽，掩模包括:(i)在半導(dǎo)體區(qū)的表面上的第一絕緣層，(ii)在第一絕緣層上的第一氧化阻擋層，以及(iii)在第一氧化阻擋層上的第二絕緣層。沿每個(gè)溝槽的底部形成厚的底部電介質(zhì)(TBD)。在形成TBD的過程中，第一氧化阻擋層防止沿半導(dǎo)體區(qū)的表面形成電介質(zhì)層。
[0008]在一個(gè)實(shí)施例中，形成多個(gè)溝槽之后，第二絕緣層的至少一部分保留在第一氧化阻擋層上。
[0009]在另一實(shí)施例中，半導(dǎo)體區(qū)包括硅，以及TBD是通過使用硅的局部氧化(LOCOS)處理使硅氧化來形成的。
[0010]在另一實(shí)施例中，第二氧化阻擋層形成為沿每個(gè)溝槽的相對側(cè)壁延伸，但是沿每個(gè)溝槽的底部是間斷的。第二氧化阻擋層防止在形成TBD的過程中沿每個(gè)溝槽的相對側(cè)壁形成電介質(zhì)層。
[0011]在另一實(shí)施例中，在形成第二氧化阻擋層之前，沿每個(gè)溝槽的相對側(cè)壁以及底部形成第三絕緣層。
[0012]在另一實(shí)施例中，半導(dǎo)體區(qū)包括硅，以及使用硅蝕刻處理使每個(gè)溝槽的底部角變圓。第二絕緣層在硅蝕刻處理過程中保護(hù)第一氧化阻擋層。
[0013]在另一實(shí)施例中，柵電極形成在每個(gè)溝槽中，在TBD之上并與其接觸。
[0014]在再一實(shí)施例中，在半導(dǎo)體結(jié)構(gòu)的一個(gè)或多個(gè)FET區(qū)中形成溝槽柵FET，并且該半導(dǎo)體結(jié)構(gòu)還包括一個(gè)或多個(gè)肖特基區(qū)。在FET區(qū)中，體區(qū)形成在半導(dǎo)體區(qū)中，以及源極區(qū)形成在毗鄰每個(gè)溝槽的體區(qū)中。
[0015]在又一實(shí)施例中，互連層形成在一個(gè)或多個(gè)FET區(qū)和一個(gè)或多個(gè)肖特基區(qū)中?；ミB層接觸在一個(gè)或多個(gè)肖特基區(qū)中的相鄰溝槽之間的臺面結(jié)構(gòu)表面以形成肖特基接觸。互連層還接觸一個(gè)或多個(gè)FET區(qū)中的源極區(qū)。
[0016]根據(jù)本發(fā)明的另一實(shí)施例，形成包括屏蔽柵FET的半導(dǎo)體結(jié)構(gòu)的方法包括以下步驟。使用掩模形成在半導(dǎo)體區(qū)域中的多個(gè)溝槽，掩模包括:(i)在半導(dǎo)體區(qū)表面之上的第一絕緣層，(ii)在第一絕緣層之上的第一氧化阻擋層，以及(iii)在第一氧化阻擋層上的第二絕緣層。屏蔽電介質(zhì)形成為至少沿每個(gè)溝槽的下側(cè)壁延伸。沿每個(gè)溝槽的底部形成厚的底部電介質(zhì)(TBD)。第一氧化阻擋層防止在形成TBD的過程中沿半導(dǎo)體區(qū)的表面形成電介質(zhì)層。屏蔽電極被形成為布置在每個(gè)溝槽的底部部分中，以及柵電極被形成為位于屏蔽電極之上。
[0017]在一個(gè)實(shí)施例中，半導(dǎo)體區(qū)包括遍布襯底上方的漂移區(qū)。漂移區(qū)具有低于襯底的摻雜濃度。多個(gè)溝槽形成為延伸穿過漂移區(qū)并在襯底中終止。
[0018]在另一實(shí)施例中，在形成柵電極之前，極間電介質(zhì)(IED)層形成在屏蔽電極上。
[0019]在另一實(shí)施例中，形成IED層包括沉積氧化物層并使氧化物層凹進(jìn)成每個(gè)溝槽。第一氧化阻擋層在氧化物層凹進(jìn)的過程中保護(hù)半導(dǎo)體區(qū)的表面。
[0020]在另一實(shí)施例中，柵電介質(zhì)形成為襯在每個(gè)溝槽的上側(cè)壁上。在一些實(shí)施例中，柵電介質(zhì)薄于屏蔽電介質(zhì)。
[0021]下面的【具體實(shí)施方式】和附圖為本發(fā)明的特性和優(yōu)點(diǎn)提供了更好的理解。
[0022]根據(jù)本發(fā)明的實(shí)施例，形成包括屏蔽柵FET的半導(dǎo)體結(jié)構(gòu)的方法包括以下步驟:使用掩模在半導(dǎo)體區(qū)中形成多個(gè)溝槽，掩模包括:(i)在半導(dǎo)體區(qū)的表面上的第一絕緣層，
(ii)在第一絕緣層上的第一氧化阻擋層，以及(iii)在第一氧化阻擋層上的第二絕緣層；至少沿每個(gè)溝槽的下側(cè)壁延伸形成屏蔽電介質(zhì)層；沿每個(gè)溝槽的底部形成厚的底部電介質(zhì)(TBD)，第一氧化阻擋層防止在形成TBD的過程中沿半導(dǎo)體區(qū)的表面形成電介質(zhì)層；形成位于每個(gè)溝槽的底部部分中的屏蔽電極；以及在每個(gè)溝槽中的屏蔽電極上形成柵電極。
[0023]在一個(gè)實(shí)施例中，半導(dǎo)體區(qū)包括硅，以及厚的底部電介質(zhì)通過使用硅的局部氧化(LOCOS)處理來使硅氧化而形成。
[0024]在另一個(gè)實(shí)施例中，在形成多個(gè)溝槽之后，第二絕緣層的至少一部分保留在第一氧化阻擋層上并保護(hù)第一氧化阻擋層。
[0025]在另一實(shí)施例中，半導(dǎo)體區(qū)包括在襯底上延伸的漂移區(qū)，該漂移區(qū)具有低于襯底的摻雜濃度，其中，多個(gè)溝槽被形成為延伸穿過漂移區(qū)并終止在襯底中。
[0026]在另一實(shí)施例中，該方法還包括以下步驟:在形成柵電極之前，在屏蔽電極上形成極間電介質(zhì)(IED)層。
[0027]在另一實(shí)施例中，形成IED層的步驟包括:沉積氧化物層；以及將氧化物層凹進(jìn)成每個(gè)溝槽，第一氧化阻擋層在使氧化物層凹進(jìn)的過程中保護(hù)半導(dǎo)體區(qū)的表面。
[0028]在另一實(shí)施例中，僅使用干蝕刻來將氧化物層凹進(jìn)成每個(gè)溝槽。
[0029]在另一實(shí)施例中，該方法進(jìn)一步包括:形成襯在每個(gè)溝槽的上側(cè)壁上的柵電介質(zhì)。
[0030]在另一實(shí)施例中，柵電介質(zhì)薄于屏蔽電介質(zhì)層。
[0031]在另一實(shí)施例中，該方法還包括:形成沿每個(gè)溝槽的相對側(cè)壁延伸但是沿每個(gè)溝槽的底部間斷的第二氧化阻擋層，第二氧化阻擋層防止在形成TBD的過程中沿每個(gè)溝槽的相對側(cè)壁形成電介質(zhì)層。
[0032]在另一實(shí)施例中，第一和第二絕緣層包括氧化物。
[0033]在另一實(shí)施例中，第一和第二氧化阻擋層包括氮化物。
[0034]在另一實(shí)施例中，該方法還包括:在形成多個(gè)溝槽之后，使每個(gè)溝槽的底部角變圓。
[0035]在另一實(shí)施例中，半導(dǎo)體區(qū)包括硅，以及使用硅蝕刻處理使每個(gè)溝槽的底部角變圓，其中第二絕緣層在硅蝕刻處理過程中保護(hù)第一氧化阻擋層。
[0036]在另一實(shí)施例中，屏蔽柵FET形成在半導(dǎo)體結(jié)構(gòu)的一個(gè)或多個(gè)FET區(qū)中，以及該半導(dǎo)體結(jié)構(gòu)還包括一個(gè)或多個(gè)肖特基區(qū)，該方法還包括:在一個(gè)或多個(gè)FET區(qū)中，在半導(dǎo)體區(qū)中形成體區(qū)；以及在毗鄰每個(gè)溝槽的體區(qū)中形成源極區(qū)。
[0037]在另一實(shí)施例中，該方法還包括:在一個(gè)或多個(gè)FET區(qū)中以及在一個(gè)或多個(gè)肖特基區(qū)中形成互連層，互連層接觸在一個(gè)或多個(gè)肖特基區(qū)中的毗鄰溝槽之間的臺面結(jié)構(gòu)的表面以形成肖特基接觸，互連層還接觸一個(gè)或多個(gè)FET區(qū)中的源極區(qū)。
[0038]根據(jù)本發(fā)明的另一實(shí)施例，形成包括屏蔽柵FET的半導(dǎo)體結(jié)構(gòu)的方法包括:使用掩模在半導(dǎo)體區(qū)中形成多個(gè)溝槽，掩模包括(i)在半導(dǎo)體區(qū)上的第一氧化物層，(ii)在第一氧化物層上的第一氮化物層，以及(iii)在第一氮化物層上的第二氧化物層；沿每個(gè)溝槽的側(cè)壁和底部延伸形成屏蔽氧化物層；在屏蔽氧化物層上，沿每個(gè)溝槽的相對側(cè)壁形成氮化隔離物；使硅氧化以沿每個(gè)溝槽的底部形成厚底氧化物(TB0)，第一氮化物層防止在使硅氧化的過程中沿半導(dǎo)體區(qū)的表面形成氧化物，以及氮化隔離物防止在使硅氧化的過程中沿每個(gè)溝槽的相對側(cè)壁形成氧化物；在TBO上在每個(gè)溝槽的底部部分中形成屏蔽電極；在每個(gè)溝槽中形成遍布屏蔽電極的極間電介質(zhì)(IED)層；以及在IED層上在每個(gè)溝槽中形成柵電極。
[0039]在一個(gè)實(shí)施例中，在形成多個(gè)溝槽之后，第二氧化物層的至少一部分保留在第一氮化物層上并保護(hù)第一氮化物層。
[0040]在另一實(shí)施例中，半導(dǎo)體區(qū)包括在襯底上延伸的漂移區(qū)，該漂移區(qū)具有低于襯底的摻雜濃度，其中，多個(gè)溝槽被形成為延伸穿過漂移區(qū)并終止在襯底中。
[0041]在另一實(shí)施例中，形成IED層的步驟包括:沉積第三氧化物層；以及將第三氧化物層凹進(jìn)成每個(gè)溝槽，第一氧化阻擋層在使第三氧化物層凹進(jìn)的過程中保護(hù)半導(dǎo)體區(qū)的表面。[0042]在另一實(shí)施例中，僅使用干蝕刻來將第三氧化物層凹進(jìn)成每個(gè)溝槽。
[0043]在另一實(shí)施例中，該方法進(jìn)一步包括:形成襯在每個(gè)溝槽的上側(cè)壁上的柵極氧化物。
[0044]在另一實(shí)施例中，柵氧化物薄于屏蔽氧化物層。
[0045]在另一實(shí)施例中，該方法還包括:在形成多個(gè)溝槽之后，使每個(gè)溝槽的底部角變圓。
[0046]在另一實(shí)施例中，半導(dǎo)體區(qū)包括硅，以及使用硅蝕刻處理來使每個(gè)溝槽的底部角變圓，其中第二氧化物層在硅蝕刻處理過程中保護(hù)第一氮化物層。
[0047]在另一實(shí)施例中，屏蔽柵FET形成在半導(dǎo)體結(jié)構(gòu)的一個(gè)或多個(gè)FET區(qū)中，以及該半導(dǎo)體結(jié)構(gòu)還包括一個(gè)或多個(gè)肖特基區(qū)，該方法還包括:在一個(gè)或多個(gè)FET區(qū)中，在半導(dǎo)體區(qū)中形成體區(qū)，以及在毗鄰每個(gè)溝槽的體區(qū)中形成多個(gè)源極區(qū)。
[0048]在另一實(shí)施例中，該方法還包括:在一個(gè)或多個(gè)FET區(qū)中以及在一個(gè)或多個(gè)肖特基區(qū)中形成互連層，互連層接觸在一個(gè)或多個(gè)肖特基區(qū)中的毗鄰溝槽之間的臺面結(jié)構(gòu)的表面以形成肖特基接觸，互連層還接觸一個(gè)或多個(gè)FET區(qū)中的各源極區(qū)。
[0049]在另一實(shí)施例中，每個(gè)溝槽中的屏蔽電極偏移至與源極區(qū)相同的電勢。
[0050]在另一實(shí)施例中，一個(gè)或多個(gè)FET區(qū)包括漏極區(qū)，體區(qū)在其上延伸，漏極區(qū)和源極區(qū)具有與體區(qū)相反的導(dǎo)電類型，以及每個(gè)溝槽中的屏蔽電極偏移至與漏極區(qū)相同的電勢。[0051 ] 在另一實(shí)施例中，每個(gè)溝槽中的屏蔽電極偏移至與柵電極相同的電勢。
[0052]根據(jù)本發(fā)明的另一實(shí)施例，包括屏蔽柵極FET的半導(dǎo)體結(jié)構(gòu)包括:在半導(dǎo)體區(qū)中的多個(gè)溝槽；在每個(gè)溝槽的底部部分中的屏蔽電極；在屏蔽電極上的柵電極；襯在每個(gè)溝槽的下側(cè)壁上的屏蔽電介質(zhì)；以及襯在每個(gè)溝槽底部上的厚的底部電介質(zhì)(TBD)，其中TBD的厚度不同于屏蔽電介質(zhì)的厚度。
[0053]在一個(gè)實(shí)施例中，TBD的厚度大于屏蔽電介質(zhì)的厚度。
[0054]在一個(gè)實(shí)施例中，半導(dǎo)體結(jié)構(gòu)還包括:極間電介質(zhì)(IED)，在屏蔽電極和柵電極之間延伸；以及柵電介質(zhì)，在柵電極的每側(cè)上，襯在每個(gè)溝槽的上側(cè)壁上。
[0055]在另一實(shí)施例中，柵電介質(zhì)的厚度小于屏蔽電介質(zhì)的厚度。
[0056]在另一實(shí)施例中，屏蔽柵FET是在半導(dǎo)體結(jié)構(gòu)的一個(gè)或多個(gè)FET區(qū)中，以及該半導(dǎo)體結(jié)構(gòu)還包括一個(gè)或多個(gè)肖特基區(qū)，該結(jié)構(gòu)還包括:在一個(gè)或多個(gè)FET區(qū)中，在半導(dǎo)體區(qū)中的體區(qū)，以及在毗鄰每個(gè)溝槽的體區(qū)中的多個(gè)源級區(qū)。
[0057]在另一實(shí)施例中，半導(dǎo)體結(jié)構(gòu)還包括:互連層，遍布一個(gè)或多個(gè)FET區(qū)以及一個(gè)或多個(gè)肖特基區(qū)，該互連層接觸在一個(gè)或多個(gè)肖特基區(qū)中的毗鄰溝槽之間的臺面結(jié)構(gòu)的表面以形成肖特基接觸，該互連層還接觸一個(gè)或多個(gè)FET區(qū)中的各源極區(qū)。
【專利附圖】

【附圖說明】
[0058]圖1A-1I示出了根據(jù)本發(fā)明的實(shí)施例的在用于形成包括具有厚的底部電介質(zhì)(TBD)的溝槽柵FET的半導(dǎo)體結(jié)構(gòu)的制造工藝中的各個(gè)步驟的簡化截面示意圖；
[0059]圖2示出了根據(jù)本發(fā)明的實(shí)施例的溝槽柵FET結(jié)構(gòu)的簡化截面示意圖；
[0060]圖3示出了根據(jù)本發(fā)明的另一實(shí)施例的單片集成的溝槽柵FET和肖特基二極管的簡化截面示意圖；[0061]圖4A-4M示出了根據(jù)本發(fā)明的實(shí)施例的形成包括具有TBD的屏蔽柵極溝槽FET的半導(dǎo)體結(jié)構(gòu)的制造工藝中各步驟的簡化截面示意圖；
[0062]圖5示出了根據(jù)本發(fā)明的實(shí)施例的屏蔽柵極溝槽FET結(jié)構(gòu)的簡化截面示意圖；以及
[0063]圖6示出了根據(jù)本發(fā)明另一實(shí)施例的單片集成的屏蔽柵溝槽FET和肖特基二極管的簡化截面示意圖。
【具體實(shí)施方式】
[0064]根據(jù)本發(fā)明的實(shí)施例，厚電介質(zhì)層沿溝槽柵FET中的溝槽的底部形成，同時(shí)防止類似的厚電介質(zhì)層形成在毗鄰每個(gè)溝槽的半導(dǎo)體區(qū)的臺面結(jié)構(gòu)表面上。氧化阻擋層在形成厚電介質(zhì)層期間保護(hù)臺面結(jié)構(gòu)表面。在溝槽形成和溝槽角變圓處理過程中，氧化阻擋層被上覆的絕緣層保護(hù)。本發(fā)明的這些和其他優(yōu)點(diǎn)將在下面的示例性實(shí)施例的上下文中更全面地描述。
[0065]圖1A-1I示出了根據(jù)本發(fā)明的實(shí)施例的在用于形成具有厚的底部電介質(zhì)(TBD)的溝槽柵FET的制造工藝中的各個(gè)步驟的截面示意圖。下面對于工藝流中的步驟的描述僅是示意性的，應(yīng)該理解本發(fā)明的范圍不局限于這些特定示例。例如，在不背離本發(fā)明的精神的情況下，諸如溫度、壓力、層厚等的工藝條件可以改變。
[0066]在圖1A中，半導(dǎo)體區(qū)100設(shè)置為形成溝槽柵FET的基底。在一個(gè)實(shí)施例中，半導(dǎo)體區(qū)100包括形成在高摻雜N+型襯底上的N型外延層。硬掩模101包括三層并且形成在半導(dǎo)體區(qū)100的表面108之上。在一個(gè)實(shí)施例中，硬掩模101包括第一絕緣層102、第一氧化阻擋層104、以及第二絕緣層106。
[0067]第一絕緣層102形成在半導(dǎo)體區(qū)100的表面108之上。在一個(gè)實(shí)施例中，第一絕緣層102包括襯墊氧化物，厚度在50-300A范圍內(nèi)并且是使用傳統(tǒng)技術(shù)形成的。
[0068]第一氧化阻擋層104形成在第一絕緣層102上。在一個(gè)實(shí)施例中，層102包括襯
墊氧化物，以及層104包括氮化硅。氮化硅可以具有在1800-2000A.范圍內(nèi)的厚度，并且
可以使用傳統(tǒng)低壓化學(xué)汽相沉積(LPCVD)工藝形成。襯墊氧化物提高了氮化硅層的粘著力并且用作半導(dǎo)體區(qū)100和較高應(yīng)力的氮化硅層之間的緩沖器。氮化硅層作為氧化阻擋層來防止在圖1H中所示的形成TBD的處理過程中在臺面結(jié)構(gòu)表面上形成厚電介質(zhì)。除了氮化硅之外的其他抗氧化材料也可以被使用，以及第一氧化阻擋層104的精確特性可以隨著沉積室中的氣體比例、溫度、壓力和部件間隔的改變而變化。
[0069]第二絕緣層106形成在第一氧化阻擋層104上。在一個(gè)實(shí)施例中，第二絕緣層106包括厚度在1300-1700A的范圍內(nèi)的氧化物，并且可以使用標(biāo)準(zhǔn)汽相沉積(CVD)處理來形成該氧化物。其他呈現(xiàn)類似特性的材料也可以被使用。
[0070]在圖1B中，使用光刻膠層(未示出)和標(biāo)準(zhǔn)光刻和蝕刻技術(shù)來圖樣化硬掩模101。在圖1C中，可以使用傳統(tǒng)的通向異性蝕刻處理來形成延伸進(jìn)入半導(dǎo)體區(qū)100的溝槽110。如圖1C所示，第二絕緣層106的上層在溝槽蝕刻處理的過程中可以被去除，從而減少第二絕緣層106的厚度。然而，第二絕緣層106可以形成為具有足夠的厚度，從而在溝槽蝕刻步驟之后，第二絕緣層106的至少一部分被保留。第二絕緣層106的保留部分保護(hù)下面的第一氧化阻擋層104使之免于后續(xù)步驟中的一定蝕刻處理。溝槽形成之后，紙鄰溝槽110的表面108形成先前所稱的臺面結(jié)構(gòu)表面。
[0071]在圖1D中，溝槽110的底部角被變圓以減少缺陷密度。在一個(gè)實(shí)施例中，半導(dǎo)體區(qū)100包括硅，以及使用蝕刻硅的處理來使角變圓。如圖1D所示，該處理可以沿溝槽110的側(cè)壁去除部分半導(dǎo)體區(qū)100，從而使側(cè)壁凹進(jìn)。在一個(gè)實(shí)施例中，第二絕緣層106抗硅蝕刻并進(jìn)而在硅蝕刻處理過程中保護(hù)第一氧化阻擋層104。
[0072]在圖1E中，覆蓋溝槽110的底部和側(cè)壁形成第三絕緣層112。在一個(gè)實(shí)施例中，第三絕緣層112包括厚度在100-400A范圍內(nèi)的熱氧化物，并且可以使用傳統(tǒng)熱氧化技術(shù)
形成該熱氧化物。第一氧化阻擋層104防止在臺面結(jié)構(gòu)表面108上形成第三絕緣層112。
[0073]在圖1F中，沿溝槽110的側(cè)壁和底部在第三絕緣層112之上以及在硬掩模101之上形成第二氧化阻擋層114。在一個(gè)實(shí)施例中，層112包括氧化物，以及層114包括氮化硅。氮化硅可以使用傳統(tǒng)LPCVD處理形成。該氧化物提高了氮化物層的粘著力，并且用來在圖1G所示的下一處理步驟中執(zhí)行蝕刻的過程中保護(hù)沿溝槽110的底部的下面的半導(dǎo)體區(qū)100。除了氮化物之外的抗氧化材料也可以被使用，以及第二氧化阻擋層114的精確特性可以隨著沉積室中的氣體比例、溫度、壓力和部件間隔的改變而變化。
[0074]在圖1G中，使用傳統(tǒng)的各向異性蝕刻處理沿溝槽110的底部從硬掩模101的表面去除第二氧化阻擋層114。沿溝槽110的相對側(cè)壁保留部分第二氧化阻擋層114，例如，以氮化物隔離物的形式。在一些實(shí)施例中，可以使用各種傳統(tǒng)蝕刻劑材料和蝕刻環(huán)境。諸如氣體、氣體比例以及RF功率的蝕刻變量可以根據(jù)已知技術(shù)來調(diào)節(jié)以實(shí)現(xiàn)期望的各向異性蝕刻處理。
[0075]在圖1H中，沿溝槽110的底部形成TBD116。在一個(gè)實(shí)施例中，半導(dǎo)體區(qū)100包括硅，以及TBD116通過使用傳統(tǒng)的硅局部氧化(LOCOS)處理來使硅氧化形成。第二氧化阻擋層114阻止溝槽110的側(cè)壁氧化，以及第一氧化阻擋層104阻止臺面結(jié)構(gòu)表面108氧化。在一個(gè)實(shí)施例中，TBD116具有在2000-3000人范圍內(nèi)的厚度。根據(jù)第二氧化阻擋層114的性能，該處理可以是濕氧化或干氧化。
[0076]在圖1I中，執(zhí)行傳統(tǒng)蝕刻處理來從溝槽110的側(cè)壁去除第二氧化阻擋層114和第三絕緣層112，并且去除硬掩模101的保留部分。在示例性實(shí)施例中，傳統(tǒng)氧化物蝕刻處理可以用來去除第一、第二和第三絕緣層102、106和112，以及傳統(tǒng)氮化硅蝕刻處理可以用來去除第一和第二氧化阻擋層104和114。氧化物蝕刻處理也可以從TBD116頂部去除一薄層。然而，這個(gè)量可以通過修改形成TBD116過程中的電介質(zhì)生長配方參數(shù)來補(bǔ)償。此外，使用薄的第一絕緣層102保證了在去除第一絕緣層102時(shí)僅去除了 TBD116的一薄層。在一個(gè)實(shí)施例中，在圖1I所示的蝕刻處理之后，僅沿溝槽110的底部保留TBD116。在另一實(shí)施例中，第三絕緣材料可以被保留并可以作為場效應(yīng)晶體管的柵電介質(zhì)。
[0077]隨著TBD116的形成，溝槽柵FET的剩下部分可以使用多種已知技術(shù)中的任一種形成。圖2示出了根據(jù)本發(fā)明的實(shí)施例的這樣的溝槽柵FET結(jié)構(gòu)的截面視圖。
[0078]在圖2中，N型摻雜的外延層234位于高摻雜N+襯底232之上。使用傳統(tǒng)離子注入技術(shù)在外延層234的上部形成在P型導(dǎo)電的體區(qū)222和N型導(dǎo)電的源極區(qū)228。由體區(qū)222和襯底232限定的部分外延層234通常被稱作漂移區(qū)。漂移區(qū)和襯底232形成FET的漏極區(qū)。溝槽210延伸進(jìn)入外延層234并在漂移區(qū)中終止?？商鎿Q地，溝槽210可以更深地延伸以在襯底232中終止。在該實(shí)施例中，柵電介質(zhì)層218沿溝槽側(cè)壁形成，而在前面的步驟中，第三絕緣層112被去除。使用已知技術(shù)在溝槽210中TBD216和柵電介質(zhì)層218之上形成凹進(jìn)的柵電極220。體區(qū)222可以在形成溝槽210之前或在形成柵電極220之后形成，或者在該處理的其他階段形成。
[0079]圖2中的截面對應(yīng)于一個(gè)實(shí)施例，其中使用了具有帶狀且彼此平行延伸的源極區(qū)228和溝槽210的開口單元(open cell)結(jié)構(gòu)。在該實(shí)施例中，使用傳統(tǒng)技術(shù)沿源極帶間斷或連續(xù)地形成P型導(dǎo)電的重體區(qū)(heavy body region) 230。使用已知技術(shù)在體區(qū)222中形成重體區(qū)230。在該結(jié)構(gòu)上形成電介質(zhì)層(例如，BPSG)，然后圖樣化。在回流處理之后，電介質(zhì)層形成在溝槽210上延伸的電介質(zhì)穹224。電接觸源極區(qū)228和重體區(qū)230的上部互連層226 (例如包括金屬)可以在整個(gè)結(jié)構(gòu)之上形成。也可以形成后部的漏極互連層(未示出)來接觸襯底232的后部。本發(fā)明的方法不局限于開口單元結(jié)構(gòu)。對本領(lǐng)域的技術(shù)人員來說，由于本公開，在閉口單元結(jié)構(gòu)中實(shí)施本發(fā)明是顯而易見的。
[0080]如圖1C-1D所示，第二絕緣層106在溝槽形成和溝槽角變圓處理的過程中覆蓋并保護(hù)第一氧化阻擋層104。通過保留第一氧化阻擋層104，防止了在形成TBD116的過程中在表面108上形成厚電介質(zhì)?；诤芏嘣?，這都是有利的。在表面108上沒有厚電介質(zhì)大大地降低了多晶硅空穴的可能性，從而提高了制造產(chǎn)量。并且，不需要從臺面結(jié)構(gòu)表面上去除厚電介質(zhì)，從而減少了處理步驟的數(shù)量并消除了沿上部溝槽側(cè)壁去除部分柵電介質(zhì)的可能性。此外，在臺面結(jié)構(gòu)表面上沒有厚電介質(zhì)減少了體注入處理中的易變性，從而允許更好地控制注入特性并減少晶體管的電參數(shù)中的變化。
[0081]圖1A-1I描述的處理和圖2中示出的溝槽柵FET結(jié)構(gòu)也可以與其他器件結(jié)構(gòu)有利地集成。例如，圖3示出了根據(jù)本發(fā)明的另一實(shí)施例的單片集的成溝槽柵FET和通常被稱作SynchFET的肖特基二極管的截面示意圖。
[0082]在圖3中，N型外延層334位于高摻雜N+型襯底332之上。多個(gè)溝槽310延伸至外延層334中的預(yù)定深度。薄于TBD316的柵電介質(zhì)318襯在溝槽310的側(cè)壁上。柵電極320嵌入在每個(gè)溝槽310中。在一個(gè)實(shí)施例中，柵電極320包括多晶硅。電介質(zhì)蓋324在FET區(qū)中的每個(gè)柵電極320之上延伸。
[0083]P型體區(qū)322位于FET區(qū)中的毗鄰溝槽310之間并沿溝槽側(cè)壁延伸。高摻雜N+型源極區(qū)328直接位于體區(qū)322之上毗鄰溝槽側(cè)壁。源極區(qū)328垂直重疊柵電極320。在一個(gè)實(shí)施例中，體區(qū)322和源極區(qū)328形成在外延層334的上部。當(dāng)溝槽柵MOSFET導(dǎo)通時(shí)，垂直通道沿溝槽側(cè)壁形成在每個(gè)源極區(qū)328和外延層334之間的體區(qū)322中。
[0084]在圖3中，在FET和肖特基區(qū)之上形成共形阻擋層338。如可以看到的，阻擋層338在肖特基區(qū)中基本上是平的，并且在FET區(qū)中在電介質(zhì)蓋324之上延伸。導(dǎo)電層326(例如包括鋁)形成在阻擋層338上。導(dǎo)電層326和阻擋層338形成源極互連。在FET區(qū)中，源極互連電接觸重體區(qū)330和源極區(qū)328，但與柵電極320絕緣。在肖特基區(qū)中，源極互連接觸毗鄰溝槽之間的臺面結(jié)構(gòu)表面的地方形成了肖特基接觸。因此，互連層326用作肖特基區(qū)中的肖特基二極管的陽極電極并且作為FET區(qū)中的FET的源極互連。互連層326還接觸肖特基區(qū)中的柵電極320。因此，肖特基區(qū)中的柵電極320在操作期間電偏壓至源電勢。接觸襯底332的后部互連(未示出)用作FET區(qū)中的漏極互連并用作肖特基區(qū)中的陰極電極。圖IA-1I中描述的處理可以用來形成FET和肖特基區(qū)中的TBD116。用于形成肖特基區(qū)中基本平坦表面的處理步驟在2007年5月11日提交的普通轉(zhuǎn)讓專利申請第11/747,847號標(biāo)題為“Structure and Method for Forming a Planar Schottky Contact”中描述,其全部內(nèi)容通過引用結(jié)合于此。
[0085]盡管使用溝槽柵MOSFET實(shí)施例對本發(fā)明進(jìn)行了描述，但是由于本公開，在具有厚的底部電介質(zhì)的其他柵結(jié)構(gòu)中以及其他類型的功率器件中實(shí)現(xiàn)本發(fā)明對于本領(lǐng)域的技術(shù)人員來說是顯而易見的。例如，厚的底部電介質(zhì)可以在僅包括圖3的肖特基二極管的結(jié)構(gòu)中實(shí)施。作為另一示例，圖4A-4M示出了在形成具有根據(jù)本發(fā)明的實(shí)施例形成的TBD的屏蔽柵溝槽FET的制造過程中的各個(gè)步驟的截面視圖。
[0086]圖4A和4B描述了硬掩模401的形成和圖樣化,并且對應(yīng)于前面描述的圖1A和1B，因此在此不再具體描述。在圖4C中，傳統(tǒng)的各向異性蝕刻可以用來形成延伸進(jìn)入半導(dǎo)體區(qū)400的溝槽410。溝槽410可以比非屏蔽柵實(shí)施例中的溝槽更深地延伸進(jìn)入半導(dǎo)體區(qū)400以容納屏蔽電極。如圖4C所示，第二絕緣層406的頂層可以在溝槽蝕刻處理過程中去除，從而減少第二絕緣層406的厚度。在溝槽410比圖1C中的溝槽110更深地延伸的情況下，圖4A中的第二絕緣層406可以形成為比圖1A中的第二絕緣層106更厚以保證在形成溝槽410之后至少一部分第二絕緣層406被保留。
[0087]在圖4D中，溝槽410的底部角以類似于參考圖1D所描述的方式被變圓以減少缺陷密度。在圖4E中，使用已知的技術(shù)來形成屏蔽電介質(zhì)440以覆蓋溝槽410的側(cè)壁和底部。在形成屏蔽電介質(zhì)440之后，沿溝槽410的側(cè)壁和硬掩模401的邊緣的基本垂直的輪廓可能是所期望的。因此，根據(jù)屏蔽電介質(zhì)440的期望厚度，在圖4D所示的角變圓處理的過程中，溝槽410的側(cè)壁可以相應(yīng)地被凹進(jìn)。
[0088]在圖4F中，第二氧化阻擋層414以類似于參考圖1F所示的方式沿溝槽410的側(cè)壁和底部形成在屏蔽電介質(zhì)440之上以及形成在硬掩模401之上。在圖4G中，以類似于參考圖1G所示的方式，沿溝槽410的底部，從硬掩模401的表面去除部分第二氧化阻擋層414。
[0089]在圖4H中，以類似于參考圖1H所描述的方法，沿去除了第二氧化阻擋層414的溝槽底部形成厚的底部電介質(zhì)(TBD) 442。在圖41中，執(zhí)行傳統(tǒng)蝕刻處理以從溝槽410的側(cè)壁去除第二氧化阻擋層414。在一個(gè)實(shí)施例中，第二氧化阻擋層414包括氮化硅，并且使用傳統(tǒng)氮化硅蝕刻處理被去除。
[0090]在圖4J中，使用已知技術(shù)在TBD442上在溝槽410的下部中形成屏蔽電極444。在一個(gè)實(shí)施例中，屏蔽電極444包括摻雜或非摻雜多晶硅。多晶硅可以沉積在溝槽410中，然后使用標(biāo)準(zhǔn)蝕刻處理被蝕刻以使多晶硅凹進(jìn)在溝槽410的下部中。盡管在傳統(tǒng)的屏蔽柵溝槽FET處理中，通常形成厚氧化物以在多晶硅深凹進(jìn)蝕刻的過程中保護(hù)臺面結(jié)構(gòu)的表面，由于先前形成的第一氧化阻擋層404在多晶硅深凹進(jìn)蝕刻的過程中有利地保護(hù)了臺面結(jié)構(gòu)表面408而消除了在臺面結(jié)構(gòu)表面上形成這樣的厚氧化物的需求。第二絕緣層406在多晶硅凹進(jìn)蝕刻處理過程中可以被完全去除。
[0091]在圖4K中，極間電介質(zhì)(IED)層446形成在屏蔽電極444之上。在一個(gè)實(shí)施例中，IED層446包括氧化物并且使用標(biāo)準(zhǔn)CVD和蝕刻技術(shù)形成。該氧化物可以沉積在溝槽410中，并且使用標(biāo)準(zhǔn)干蝕刻和/或濕蝕刻來蝕刻該氧化物以在屏蔽電極444上形成IED層446。在一個(gè)實(shí)施例中，僅有利地使用干蝕刻來使沉積的氧化物凹進(jìn)。在傳統(tǒng)的用于形成IED層的處理中，在使用CVD處理沉積氧化物之后，所沉積的氧化物通常需要被深凹進(jìn)成溝槽，因此既需要干蝕刻處理也需要濕蝕刻處理。然而，因?yàn)榇嬖诒Ｗo(hù)臺面結(jié)構(gòu)表面408的第一氧化阻擋層404 (例如，包括氮化硅)，所以可以僅使用干蝕刻來執(zhí)行沉積氧化物的深凹進(jìn)。因?yàn)楦晌g刻比濕蝕刻更可控，所以采用干蝕刻是有利的，從而得到更統(tǒng)一的IED層。蝕刻處理也可以沿溝槽410的上側(cè)壁去除屏蔽電極440。
[0092]在圖4L中，柵電介質(zhì)層448沿溝槽410的上側(cè)壁形成。在一個(gè)實(shí)施例中，柵電介質(zhì)層448包括厚度在100-700A的范圍內(nèi)的氧化物，并且使用傳統(tǒng)技術(shù)形成。在一些實(shí)施例中，柵電介質(zhì)層448薄于屏蔽電介質(zhì)440。
[0093]在圖4M中，柵電極450形成在溝槽410中，在IED層446之和柵電介質(zhì)層448之上。在一個(gè)實(shí)施例中，柵電極450包括摻雜或非摻雜多晶娃,并使用傳統(tǒng)技術(shù)形成。干蝕刻處理可以用來去除在臺面結(jié)構(gòu)區(qū)上延伸的部分多晶硅。蝕刻處理可以使柵電極450凹進(jìn)到半導(dǎo)體區(qū)400的表面408以下。
[0094]如在圖4C-4D中所示，第二絕緣層406在溝槽形成和溝槽角變圓處理的過程中覆蓋并保護(hù)第一氧化阻擋層404。第一氧化阻擋層404進(jìn)而防止在形成TBD442期間在表面408上形成厚電介質(zhì)。第一氧化阻擋層404還在圖4J所描述的多晶硅深凹進(jìn)蝕刻過程中保護(hù)臺面結(jié)構(gòu)表面408。此外，在圖4J和4K所示的形成IED446中，在深氧化物凹進(jìn)過程中存在第一氧化阻擋層404使得僅使用干蝕刻處理(與傳統(tǒng)技術(shù)中的既使用干蝕刻又使用濕蝕刻不同)成為可能，因此實(shí)現(xiàn)形成統(tǒng)一的IED。在一個(gè)實(shí)施例中，在形成IED層446之后，使用傳統(tǒng)蝕刻處理去除第一氧化阻擋層404。在其他實(shí)施例中，不去除第一氧化阻擋層404，直到形成柵電介質(zhì)448或形成柵電極450之后。
[0095]而且，與沿溝槽底部和沿下溝槽側(cè)壁的電介質(zhì)層同時(shí)形成的傳統(tǒng)屏蔽柵結(jié)構(gòu)不同，與沿下溝槽側(cè)壁形成的屏蔽電介質(zhì)440分開地形成沿溝槽底部的TBD442。這就使得這些電介質(zhì)區(qū)中的每一個(gè)都能夠被獨(dú)立設(shè)計(jì)以實(shí)現(xiàn)期望的器件特性。例如，在屏蔽電極444依賴于源極電勢的情況下，屏蔽電介質(zhì)440可以被制造的更薄用來改善電荷平衡，其進(jìn)而可以使得對于相同的擊穿電壓特性而增加漂移區(qū)中的摻雜濃度(從而減少導(dǎo)通電阻)?？商鎿Q地，在屏蔽電極444依賴于柵極電勢的情況下，在FET導(dǎo)通時(shí)，可以在漂移區(qū)中沿下溝槽側(cè)壁形成聚集區(qū)。聚集區(qū)進(jìn)而有助于減少晶體管的導(dǎo)通電阻。通過使用薄屏蔽電介質(zhì)440，可以加強(qiáng)聚集效應(yīng)，而厚電介質(zhì)層可以被用作TBD442來最小化柵漏電容。在另一屏蔽電極444依賴于漏極的變型中，通常呈現(xiàn)在屏蔽電介質(zhì)440 (屏蔽電極444依賴于源極電勢)兩端的高電壓被消除，因此可以使用更薄的屏蔽電介質(zhì)440而不用考慮屏蔽電介質(zhì)擊穿。在期望高電壓FET并且屏蔽電極444依賴于源極電勢的另一實(shí)施例中，屏蔽電極440可以被制成與所需要的一樣厚來保證屏蔽電介質(zhì)440承受高電壓。將屏蔽電極444依賴于源、漏或柵極電勢之一的技術(shù)在本領(lǐng)域是已知的。注意，本發(fā)明不局限于上述的屏蔽電極偏壓、屏蔽電介質(zhì)厚度以及漂移區(qū)摻雜濃度的組合。其他組合也可以取決于設(shè)計(jì)目的和目標(biāo)應(yīng)用。
[0096]參考回圖4M，隨著屏蔽電極444和柵電極450的形成，屏蔽柵溝槽FET的其他部分可以使用多種已知技術(shù)中的任一種來形成。圖5示出了根據(jù)本發(fā)明的這樣的屏蔽柵溝槽FET結(jié)構(gòu)的截面視圖。
[0097]在圖5中，N型外延層位于高摻雜N+型襯底532上。P型導(dǎo)電的體區(qū)522和N型導(dǎo)電的源極區(qū)528使用傳統(tǒng)離子注入技術(shù)形成在外延層534的上部。由體區(qū)522和襯底532限定的外延層534的部分形成通常所稱的漂移區(qū)。溝槽510延伸進(jìn)入外延層534并終止在漂移區(qū)。在可選實(shí)施例中，溝槽510可以延伸穿過漂移區(qū)并終止在襯底532中。沿溝槽510的底部形成TBD542，以及沿毗鄰屏蔽電極544的溝槽510的下側(cè)壁形成屏蔽電介質(zhì)540。沿毗鄰柵電極550的上溝槽側(cè)壁形成柵電介質(zhì)層548。IED層546形成在屏蔽電極544和柵電極550之間。
[0098]圖5中的截面圖對應(yīng)于使用了具有帶狀并彼此平行延伸的源極區(qū)528和溝槽510的開口單元結(jié)構(gòu)。在該實(shí)施例中，使用傳統(tǒng)技術(shù)來沿源極帶間斷地或連續(xù)地形成P型導(dǎo)電的重體區(qū)530。電介質(zhì)穹524在溝槽和部分源極區(qū)528上延伸。接觸源極區(qū)528的頂部源互連層526 (例如包括金屬)可以形成在該結(jié)構(gòu)之上。接觸襯底532的后部的后部漏極互連層(例如包括金屬)可以被形成。本發(fā)明的結(jié)構(gòu)和方法不局限于開口單元結(jié)構(gòu)。由于本公開，對于本領(lǐng)域的技術(shù)人員來說，在閉口單元結(jié)構(gòu)中實(shí)施本發(fā)明是顯而易見的。
[0099]圖4A-4M中描述的處理和圖5中示出的屏蔽柵溝槽FET結(jié)構(gòu)也可以有利地與其他器件結(jié)構(gòu)集成。例如，圖6示出了根據(jù)本發(fā)明的另一實(shí)施例的單片集成的屏蔽柵溝槽FET和肖特基二極管的截面示意圖。
[0100]在圖6中，N型外延層634位于高摻雜N+型襯底632上。多個(gè)溝槽610在漂移區(qū)(由襯底632和體區(qū)622限定)中延伸到預(yù)定深度，或可選地延伸進(jìn)入并終止在襯底532中。屏蔽電極644嵌入在每個(gè)溝槽610中，并通過TBD642和屏蔽電介質(zhì)640與外延層634絕緣。柵電極650形成在每個(gè)溝槽610的上部并且通過柵電介質(zhì)648絕緣。柵電極650和屏蔽電極644通過IED層646隔離。在一個(gè)實(shí)施例中，肖特基區(qū)中的溝槽610可以僅包含單個(gè)電極(例如,屏蔽電極644或柵電極650)，而FET區(qū)中的溝槽610包含屏蔽電極644和柵電極650。這可以通過在形成柵電極和屏蔽電極的步驟過程中使用傳統(tǒng)掩模技術(shù)來實(shí)現(xiàn)。
[0101]P型體區(qū)622在FET區(qū)中的毗鄰溝槽610之間橫向延伸，并且沿溝槽側(cè)壁垂直延伸。高摻雜N+型源極區(qū)628毗鄰溝槽側(cè)壁直接位于體區(qū)622之上。源極區(qū)628垂直覆蓋柵電極650。當(dāng)溝槽柵MOSFET導(dǎo)通時(shí)，在每個(gè)源極區(qū)628和外延層634之間沿溝槽側(cè)壁在體區(qū)622中形成垂直溝道。
[0102]在圖6中，在FET和肖特基區(qū)上形成共形的阻擋層638。如可以看出的，阻擋層638在肖特基區(qū)中基本上為平的，并在FET區(qū)中在電介質(zhì)蓋624上延伸。導(dǎo)電層626形成在阻擋層638之上。導(dǎo)電層626和阻擋層638形成了上部互連，其電接觸重體區(qū)630和源極區(qū)628，但是與FET區(qū)中的柵電極650絕緣。在肖特基區(qū)中，肖特基接觸形成為上部互連接觸毗鄰溝槽之間的臺面結(jié)構(gòu)表面。因此，上部互連作為肖特基區(qū)中的肖特基二極管的陽極電極，并且作為FET區(qū)中的FET的源極互連。后部互連(未示出)接觸襯底632，因此作為肖特基區(qū)中的陰極電極并作為FET區(qū)中的源極互連。
[0103]注意，盡管通過圖2、3、5和6描述的實(shí)施例示出了 n溝道FET，但是通過倒轉(zhuǎn)各個(gè)半導(dǎo)體區(qū)的極性也可以獲得P溝道FET。此外，在區(qū)200、300、500、600都是在襯底上延伸的外延層的實(shí)施例中，得到襯底和外延層都具有相同導(dǎo)電類型的M0SFET，以及得到襯底具有與外延層相反導(dǎo)電類型的IGBT。
[0104]盡管上面示出并描述了多種特定實(shí)施例，但是本發(fā)明的實(shí)施例不局限于此。例如，應(yīng)該理解在不背離本發(fā)明的前提下，示出并描述的結(jié)構(gòu)的摻雜極性可以被倒轉(zhuǎn)和/或各種元件的摻雜濃度可以被改變。同樣，上述的各種實(shí)施例可以以硅、金剛砂、砷化鎵、氮化鎵、鉆石或其他半導(dǎo)體材料實(shí)現(xiàn)。此外，在不背離本發(fā)明的范圍的條件下，本發(fā)明的一個(gè)或多個(gè)實(shí)施例的特性可以與本發(fā)明的其他實(shí)施例的一個(gè)或多個(gè)特性相結(jié)合。
[0105]因此，本發(fā)明的范圍不應(yīng)該參照上述說明來確定而應(yīng)該參照所附權(quán)利要求連同其全部等同物來確定。
【權(quán)利要求】
1.一種形成包括溝槽柵FET的半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括: 使用掩模在半導(dǎo)體區(qū)中形成多個(gè)溝槽，所述掩模包括:(i)所述半導(dǎo)體區(qū)的表面上的第一絕緣層，(ii)所述第一絕緣層上的第一氧化阻擋層，以及(iii)所述第一氧化阻擋層上的第二絕緣層；以及 沿每個(gè)所述溝槽的底部形成厚的底部電介質(zhì)(TBD)，所述第一氧化阻擋層防止在形成所述TBD的過程中沿所述半導(dǎo)體區(qū)的所述表面形成電介質(zhì)層。
2.根據(jù)權(quán)利要求1所述的方法，其中，在形成所述多個(gè)溝槽之后，所述第二絕緣層的至少一部分被保留在所述第一氧化阻擋層上并保護(hù)所述第一氧化阻擋層。
3.根據(jù)權(quán)利要求1所述的方法，其中，所述第二絕緣層厚于所述第一絕緣層。
4.根據(jù)權(quán)利要求1所述的方法，其中，所述半導(dǎo)體區(qū)包括硅，以及所述TBD是通過使用硅的局部氧化(LOCOS)處理氧化所述硅來形成的。
5.根據(jù)權(quán)利要求1所述的方法，還包括: 形成沿每個(gè)溝槽的相對側(cè)壁延伸但沿每個(gè)溝槽的底部不連續(xù)的第二氧化阻擋層，所述第二氧化阻擋層防止在形成所述TBD的過程中沿每個(gè)溝槽的所述相對側(cè)壁形成電介質(zhì)層。
6.根據(jù)權(quán)利要求5所述的方法，還包括: 在形成所述第二氧化阻擋 層之前，沿所述相對側(cè)壁以及沿每個(gè)溝槽的所述底部形成第三絕緣層。
7.根據(jù)權(quán)利要求5所述的方法，其中，所述第一絕緣層和所述第二絕緣層包括氧化物。
8.根據(jù)權(quán)利要求7所述的方法，其中，所述第一氧化阻擋層和所述第二氧化阻擋層包括氮化物。
9.根據(jù)權(quán)利要求1所述的方法，還包括: 在形成所述多個(gè)溝槽之后，使每個(gè)溝槽的底部角變圓。
10.根據(jù)權(quán)利要求9所述的方法，其中，所述半導(dǎo)體區(qū)包括硅，以及使用硅蝕刻處理使每個(gè)溝槽的所述底部角變圓，其中，所述第二絕緣層在所述硅蝕刻處理過程中保護(hù)所述第一氧化阻擋層。
11.根據(jù)權(quán)利要求1所述的方法，還包括: 在每個(gè)溝槽中在所述TBD上并與所述TBD接觸地形成柵電極。
12.根據(jù)權(quán)利要求11所述的方法，其中所述溝槽柵FET形成在所述半導(dǎo)體結(jié)構(gòu)的一個(gè)或多個(gè)FET區(qū)中，以及所述半導(dǎo)體結(jié)構(gòu)還包括一個(gè)或多個(gè)肖特基區(qū)，所述方法還包括: 在所述一個(gè)或多個(gè)FET區(qū)中: 在所述半導(dǎo)體區(qū)中形成體區(qū)；以及 在所述體區(qū)中毗鄰每個(gè)溝槽形成多個(gè)源極區(qū)。
13.根據(jù)權(quán)利要求12所述的方法，還包括: 在所述一個(gè)或多個(gè)FET區(qū)中以及在所述一個(gè)或多個(gè)肖特基區(qū)中形成互連層，所述互連層接觸在所述一個(gè)或多個(gè)肖特基區(qū)中的毗鄰溝槽之間的臺面結(jié)構(gòu)表面以形成肖特基接觸，所述互連層還接觸在所述一個(gè)或多個(gè)FET區(qū)中的各所述源極區(qū)。
14.一種形成包括溝槽柵FET的半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括: 使用掩模在半導(dǎo)體區(qū)中形成多個(gè)溝槽，所述掩模包括:(i)所述半導(dǎo)體區(qū)的表面上的第一氧化物層，(ii)所述第一氧化物層之上的第一氮化物層，以及(iii)所述第一氮化物層之上的第二氧化物層； 沿所述多個(gè)溝槽中的每一個(gè)的相對側(cè)壁和底部形成第三氧化物層； 沿每個(gè)溝槽的所述相對側(cè)壁在所述第三氧化物層上形成氮化物隔離物；以及使硅氧化以沿每個(gè)溝槽的所述底部形成厚的底部氧化物(TBO)，所述第一氮化物層在所述使硅氧化的過程中防止沿所述半導(dǎo)體區(qū)的所述表面形成氧化物，以及所述氮化物隔離物在所述使硅氧化的過程中防止沿每個(gè)溝槽的所述相對側(cè)壁形成氧化物。
15.根據(jù)權(quán)利要求14所述的方法，其中，在形成所述多個(gè)溝槽之后，所述第二氧化物層的至少一部分被保留在所述第一氮化物層上并保護(hù)所述第一氮化物層。
16.根據(jù)權(quán)利要求14所述的方法，還包括: 在形成所述多個(gè)溝槽之后，使每個(gè)溝槽的底部角變圓。
17.根據(jù)權(quán)利要求16所述的方法，其中，所述半導(dǎo)體區(qū)包括硅，以及使用硅蝕刻處理使每個(gè)溝槽的所述底部角變圓，其中所述第二氧化物層在所述硅蝕刻處理過程中保護(hù)所述第一氮化物層。
18.根據(jù)權(quán)利要求14所述的方法，還包括: 沿每個(gè)溝槽的所述相對側(cè)壁去除所述氮化物隔離物以及所述第三氧化物層； 沿每個(gè)溝槽的 所述相對側(cè)壁形成柵氧化物層；以及 在每個(gè)溝槽中在所述TBO上形成柵電極并且所述柵電極與所述TBO接觸。
19.根據(jù)權(quán)利要求18所述的方法，其中所述溝槽柵FET形成在所述半導(dǎo)體結(jié)構(gòu)的一個(gè)或多個(gè)FET區(qū)中，以及所述半導(dǎo)體結(jié)構(gòu)還包括一個(gè)或多個(gè)肖特基區(qū)，所述方法還包括: 在所述一個(gè)或多個(gè)FET區(qū)中: 在所述半導(dǎo)體區(qū)中形成體區(qū)；以及 在所述體區(qū)中毗鄰每個(gè)溝槽形成多個(gè)源極區(qū)。
20.根據(jù)權(quán)利要求19所述的方法，還包括: 在所述一個(gè)或多個(gè)FET區(qū)中以及在所述一個(gè)或多個(gè)肖特基區(qū)中形成互連層，所述互連層接觸在所述一個(gè)或多個(gè)肖特基區(qū)中的毗鄰溝槽之間的臺面結(jié)構(gòu)表面以形成肖特基接觸，所述互連層還接觸在所述一個(gè)或多個(gè)FET區(qū)中的各所述源極區(qū)。
【文檔編號】H01L21/283GK103762179SQ201410005313
【公開日】2014年4月30日 申請日期:2009年6月22日 優(yōu)先權(quán)日:2008年6月20日
【發(fā)明者】潘南西, 克里斯托弗·勞倫斯·雷克塞爾 申請人:飛兆半導(dǎo)體公司