專利名稱：高壓集成電路設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高壓集成電路設(shè)備。
背景技術(shù)：
高壓集成電路(HVIC)公知為用于對形成用于功率轉(zhuǎn)換(DC-AC轉(zhuǎn)換)的橋接電路的上臂的開關(guān)功率器件進(jìn)行導(dǎo)通-截止驅(qū)動(dòng)的裝置，諸如PWM逆變器。最近，已采用使用高壓結(jié)而無需通過變壓器、光電耦合器或者類似物的電位絕緣的元件分離型HVIC在發(fā)生異常時(shí)通過過電流檢測和溫度檢測來增強(qiáng)開關(guān)功率器件的功能并且減小電源系統(tǒng)的大小和降低電源系統(tǒng)的成本。
圖9是示出形成逆變器或者其他功率轉(zhuǎn)換器件的開關(guān)器件與驅(qū)動(dòng)這些器件的常規(guī)HVIC的連接的示例的說明性示圖。圖9示出其中兩個(gè)開關(guān)器件(在此為IGBT(絕緣柵雙極晶體管)114和115)串聯(lián)連接的半橋的示例。圖9所示的功率轉(zhuǎn)換器件通過使半橋的上臂IGBT 115和下臂IGBT 14交替地導(dǎo)通從作為輸出端子的Vs端子交替地輸出高電位或低電位，從而向L負(fù)載118供應(yīng)AC電力。
即，當(dāng)輸出高電位時(shí)，IGBT 114和IGBT 115進(jìn)行操作，從而使上臂IGBT115導(dǎo)通并使下臂IGBT 114截止。另一方面，當(dāng)輸出低電位時(shí)，IGBT 114和IGBT 115進(jìn)行操作， 從而使上臂IGBT 115截止并使下臂IGBT 114導(dǎo)通。連接成與IGBT 114和115逆平行 (antiparallel)的二極管是續(xù)流二極管(FWD) 116 和 117。
在操作間隔期間，在驅(qū)動(dòng)元件HVIC 111中，GND基準(zhǔn)柵極信號(hào)從L-OUT輸出到下臂IGBT 114，并且以Ns端子電位作為基準(zhǔn)的柵極信號(hào)從H-OUT輸出到上臂IGBT 115。以 Vs端子電位作為基準(zhǔn)的信號(hào)從H-OUT輸出，并且因此HVIC 111必須設(shè)置有電平移動(dòng)功能。
在圖9中的符號(hào)中，Vss指示高壓電源(主電路電源)的高電位側(cè)，并且GND接地。 Vs是從Nss電位到GND電位波動(dòng)的中間電位。H-VDD是采用Ns端子電位作為基準(zhǔn)的低壓電源113的高電位側(cè)。L-VDD是采用GND作為基準(zhǔn)的低壓電源112的高電位側(cè)。
H-IN是用于輸入到在連接有電平上升電路的低側(cè)的CMOS電路的柵極的輸入信號(hào)和輸入端子。L-IN是用于輸入到在連接有下臂IGBT 114的柵極的低側(cè)的CMOS電路的柵極的輸入信號(hào)和輸入端子。
如上文中所解釋的，H-OUT是輸出到上臂IGBT115的柵極的高側(cè)CMOS電路的輸出信號(hào)和輸出端子。L-OUT是輸出到下臂IGBT 114的柵極的輸出信號(hào)和輸出端子。
ALM-IN是檢測到上臂IGBT 115的溫度和過電流時(shí)的檢測信號(hào)119的輸入信號(hào)和輸入端子。ALM-OUT是具有下降電平的檢測信號(hào)的輸出信號(hào)和輸出端子。
圖10和圖11是電平移動(dòng)電路和外圍電路的電路圖。圖10是包括電平上升電路的電路圖，并且圖11是包括電平下降電路的電路圖。在圖10和圖11中，符號(hào)120指示在以 Vs端子作為基準(zhǔn)的低壓電源113的高電位側(cè)的端子。在本說明書和附圖中，由“η”或“P” 修飾的層和區(qū)域分別具有電子和空穴作為多數(shù)載流子。此外，由“ + ”或修飾的“η”或 “P”分別指示比沒有這些符號(hào)的層或區(qū)域中更高和更低的雜質(zhì)濃度。
作為外圍電路，示出傳送電平移動(dòng)電路(低側(cè)電路部)的輸入信號(hào)的低側(cè)CMOS電路 (PM0S和NM0S)、以及傳送電平移動(dòng)電路(電平上升電路或電平下降電路)的輸出信號(hào)(從輸出部101輸出)至上臂IGBT 115 (高側(cè)電路部)的高側(cè)CMOS電路(PM0S和NM0S)。圖10中的符號(hào)71是電平移動(dòng)電阻器。符號(hào)75是使未不出的自舉電容器的電壓上升的二極管,并且是產(chǎn)生其電壓比電壓Vs高一自舉電壓量(等于低壓電源113的電壓)的自舉二極管。該低壓電源133的電壓和低壓電源112的電壓相同。
在圖10中，當(dāng)輸入信號(hào)(H-IN)被輸入到低側(cè)電路部時(shí)，該信號(hào)穿過低側(cè)電路部的 CMOS電路，并且被輸入到電平上升電路的η溝道MOSFET 41的柵極。該信號(hào)使η溝道MOSFET 41導(dǎo)通和截止，電平上升電路的輸出信號(hào)從輸出部101輸出，并且借助于該信號(hào)，使高側(cè)電路部的CMOS電路導(dǎo)通和截止并輸出輸出信號(hào)(H-0UT)。該輸出信號(hào)被轉(zhuǎn)換成采用Vs端子電位作為基準(zhǔn)的信號(hào)。該輸出信號(hào)被輸入到上臂IGBT 115的柵極，并且使該上臂IGBT 115 導(dǎo)通和截止。當(dāng)上臂IGBT 115是η-溝道器件時(shí)，圖10中的電平上升電路是必需的。
在圖11中，電平下降電路由P溝道M0SFET43和電平移動(dòng)電阻器72構(gòu)成。二極管 76與電平移動(dòng)電阻器72并聯(lián)連接。ALM-IN被輸入到高側(cè)電路部的CMOS電路的柵極，并且 CMOS電路的輸出信號(hào)被輸入到電平下降電路的P溝道MOSFET 43的柵極。通過該手段，使 P溝道MOSFET 43導(dǎo)通和截止。通過使p溝道M0SFET43導(dǎo)通和截止，信號(hào)從電平下降電路的輸出部102輸出到低側(cè)(低側(cè)電路部)。而且，從低側(cè)電路部輸出來自低側(cè)電路部的CMOS 電路的輸出的電平下降A(chǔ)LM-OUT信號(hào)作為檢測信號(hào)。
在圖9所不的HVIC 111中，不出用于輸入/輸出以上所述的每一信號(hào)的端子 (H-VDD、H-OUT、ALM-IN、L-VDD、L-OUT、GND、H-IN、ALM-OUT 和 L-IN)。這些端子對應(yīng)于圖 10 和圖11中的端子。
通過組合使用圖9所示的開關(guān)器件(IGBT114和115)形成的半橋電路而創(chuàng)建的橋接電路廣泛地應(yīng)用于各種領(lǐng)域，諸如大容量rop (等離子體顯示面板)、液晶面板及其他電源應(yīng)用、空調(diào)、以及照明設(shè)備的家用逆變器，加上用于電動(dòng)機(jī)控制的逆變器。
由于這些電動(dòng)機(jī)、照明設(shè)備以及類似物變成諸如圖9所示的電感負(fù)載(L負(fù)載) 118，因此存在由印刷電路板上的布線、直至L負(fù)載118的電纜以及類似物引起的寄生電感成分以及類似物的影響。即，當(dāng)使上臂的IGBT 115截止時(shí)且當(dāng)開關(guān)以使下臂IGBT 114導(dǎo)通時(shí)，存在作為形成HVIC 111的高側(cè)電路部的高電位側(cè)基準(zhǔn)電位的Vs端子電位以及H-VDD 端子的電位相對于地電位(圖9中的GND端子的電位)向負(fù)電位側(cè)的移動(dòng)。
向負(fù)電位側(cè)(負(fù)浪涌電壓)的該移動(dòng)導(dǎo)致高側(cè)電路部的錯(cuò)誤操作和閂鎖，并且因此存在會(huì)損壞HVIC 111的擔(dān)憂。圖12是詳細(xì)地示出常規(guī)高壓集成電路設(shè)備的電平移動(dòng)電路的電路圖。圖12(a)是電平上升電路圖，并且圖12(b)是電平下降電路圖。
圖12(a)所示的電平上升電路設(shè)置有電平移動(dòng)電阻器71、以及其漏極連接到電平移動(dòng)電阻器71的η溝道MOSFET 41 ;連接電平移動(dòng)電阻器71和η溝道MOSFET 41的部分是電平上升電路的輸出部101。
為了在H-VDD電位變成比GND電位低得多的電位時(shí)(在已施加了過大的負(fù)浪涌電壓時(shí))防止電平移動(dòng)電阻器71的損壞，二極管75與電平移動(dòng)電阻器71并聯(lián)連接。
此外，當(dāng)將過電壓施加到H-VDD端子時(shí)，二極管75用于防止過大的電壓施加到高側(cè)電路部的CMOS電路的MOSFET的柵極。通常，齊納二極管常常用作此二極管75。此外，ηCN 102986027 A書明說3/14 頁溝道MOSFET 41結(jié)合逆平行連接的體二極管42。
另一方面，圖12(b)所示的電平下降電路設(shè)置有P溝道MOSFET 43的漏極以及連接到該漏極的電平移動(dòng)電阻器72 ;連接電平移動(dòng)電阻器72和P溝道MOSFET 43的部分是電平下降電路的輸出部102。
為了在H-VDD電位變成比GND電位低得多的電位時(shí)防止電平移動(dòng)電阻器72的損壞，二極管76與電平移動(dòng)電阻器72并聯(lián)連接。
此外，當(dāng)將過電壓施加到H-VDD端子時(shí)，二極管76用于防止過大的電壓施加到低側(cè)電路部的CMOS電路的MOSFET的柵極，同時(shí)使M0SFET43導(dǎo)通。此外，η溝道M0SFET43結(jié)合逆平行連接的體二極管44。
圖13是示出自隔離高壓集成電路設(shè)備的高側(cè)電路部的邏輯部、低側(cè)電路部的邏輯部、以及電平上升電路部的主要部分的截面圖。在圖13中，在連接到GND電位的P型半導(dǎo)體基板I的表面層中形成作為η阱區(qū)的η—區(qū)2和η區(qū)3。在η—區(qū)2中形成例如構(gòu)成低側(cè)電路部91的邏輯部的CMOS電路或者類似物。在η區(qū)3中形成例如構(gòu)成電平移動(dòng)電路部 94和高側(cè)電路部92的邏輯部的CMOS電路或者類似物。用于電平移動(dòng)(在此為電平上升)的η溝道M0SFET41由與η—區(qū)4接觸且用作基區(qū)的P區(qū)51、作為源極的η+區(qū)53、在P區(qū)51中形成的ρ接觸區(qū)54、作為在η_區(qū)4中形成的漏極的η+區(qū)52、以及隔著柵氧化膜在ρ區(qū)51上的η+區(qū)53和η+區(qū)52之間形成的柵電極55 構(gòu)成。
在圖13中，符號(hào)22和32表不η+區(qū)，并且符號(hào)28和38表不ρ+區(qū)。符號(hào)56表不作為第一接觸區(qū)的P+區(qū)，符號(hào)62表示作為第二接觸區(qū)的η.區(qū)，并且符號(hào)93表示高壓結(jié)端接區(qū)。符號(hào)45和46是ρη 二極管，并且符號(hào)a至j是電極。
在圖12和圖13中，作為η溝道M0SFET41的漏極的n+區(qū)52通過表面金屬布線經(jīng)由電平移動(dòng)電阻器71連接到H-VDD端子。此外，連接電平移動(dòng)電阻器71和作為漏極的 n+區(qū)52的部分是電平上升電路部的輸出部101。該輸出部101在用于電位移動(dòng)的η溝道 M0SFET41導(dǎo)通時(shí)輸出低電位，并且在M0SFET41截止時(shí)輸出高電位，并且因此可執(zhí)行作為不同基準(zhǔn)電位之間的信號(hào)傳送的電平移動(dòng)操作。
以此方式，在上臂IGBT115截止的時(shí)刻作為相對于地電位為負(fù)電位的負(fù)浪涌電壓 Vstl被施加到Vs端子。可使用以下方程式(I)來計(jì)算該負(fù)浪涌電壓VS(I。在方程式(I)中， LO是L負(fù)載118的電感值，并且I是在IGBT115中流動(dòng)的電流值。
Vso=LO X dl/dt (I)
此外，當(dāng)負(fù)浪涌電壓Vstl低于GND電位(OV) _(Vspy+Vfd)時(shí)，HVIC111 (芯片)的寄生 ρη 二極管45和46開始導(dǎo)通。在此，Vspy是高側(cè)低壓電源113或者未示出的自舉電容器的各個(gè)端子兩端的電池電壓，并且Vfd是寄生ρη 二極管45和46兩端的正向電壓降。當(dāng)負(fù)浪涌電壓Vstl的絕對值在負(fù)方向上大大地增大時(shí)，過電流在HVIC111 (芯片)中流動(dòng)，并且由此高側(cè)電路部的錯(cuò)誤操作趨于發(fā)生且存在可能發(fā)生HVIC111 (芯片)的故障或損壞的擔(dān)憂。
所施加的負(fù)浪涌電壓Vstl與印刷電路板上的布線以及直至L負(fù)載118的電纜和類似物的寄生電感成分(LI)和在IGBT115中流動(dòng)的導(dǎo)通電流Il的截止間隔引起的dll/dt的乘積(LlX (dll/dt))成比例；將該尖峰狀負(fù)浪涌電壓Vstl施加到Vs端子。所施加的電壓約為-100V，并且所施加的間隔約為數(shù)百納秒至I μ S。
作為這種高壓集成電路，已公開了驅(qū)動(dòng)半橋配置中的功率晶體管的用于保護(hù)高壓集成電路的電路。這種電路期望與預(yù)期在輸出節(jié)點(diǎn)有過大負(fù)擺幅的電路一起使用，并且是在電路板和接地之間具有在負(fù)電壓尖峰期間限制電流的電阻器的高壓集成電路芯片(在下文中參見例如專利文獻(xiàn)I)。
此外，作為高壓集成電路設(shè)備，公開了通過在屬于電平移動(dòng)器的開關(guān)元件的漏電極和屬于放大器的MOS晶體管(CMOS電路)的柵電極之間插入二極管來減少反向偏壓的影響的驅(qū)動(dòng)設(shè)備(在下文中參見例如專利文獻(xiàn)2 )。
此外，作為另一高壓集成電路設(shè)備，公開了其中屬于電平移動(dòng)器的開關(guān)元件的漏極、電平移動(dòng)電阻器、以及電流限制電阻器串聯(lián)連接且將從電平移動(dòng)電阻器到電流限制電阻器的部分作為電平上升電路的輸出部的設(shè)備(在下文中參見例如專利文獻(xiàn)3)。
此外，作為另一高壓集成電路設(shè)備，公開了以下設(shè)備。為了在由形成于P基板上的 η阱構(gòu)成的高側(cè)電路部中的CMOS邏輯中形成η溝道M0SFET，與ρ阱相鄰地形成P+雜質(zhì)區(qū)并且使其連接到電位Vs。η.雜質(zhì)區(qū)和ρ+雜質(zhì)區(qū)類似地設(shè)置在連接到H-VDD電位的η阱上。 在高側(cè)CMOS邏輯的周邊形成這些雜質(zhì)區(qū)，以使從地電位區(qū)流入高側(cè)η阱區(qū)的空穴電流在流入P阱之前吸收，并且可避免由負(fù)浪涌電壓引起的寄生閘流晶體管閂鎖。
專利文獻(xiàn)I :日本專利No. 3346763
專利文獻(xiàn)2 :日本專利申請?zhí)卦S公開No. 2001-25235
專利文獻(xiàn)3 :日本專利申請?zhí)卦S公開No. 2008-301160
專利文獻(xiàn)4 :日本專利申請?zhí)卦S公開No. 2009-147378
然而，現(xiàn)有技術(shù)的上述常規(guī)高壓集成電路設(shè)備具有以下問題。在圖9所示的開關(guān)功率器件和HVIC的連接中，當(dāng)Vss電壓約為1200V且H-VDD電位比電位Vs高約20V時(shí)，如果上臂IGBTl 15操作且下臂IGBTl 14截止，則電流從上臂IGBTl 15流向L負(fù)載118。
當(dāng)上臂IGBT115從該狀態(tài)被截止時(shí)，L負(fù)載118試圖維持該電流，并且因此電流從 GND經(jīng)由下臂FWD116流動(dòng)，Vs端子處的電位變成低于GND電位且可達(dá)到約-100V。當(dāng)Vs端子處的電位達(dá)到約-100V時(shí)，H-VDD端子處的電位變?yōu)榧s-80V。
在圖13所示的高壓集成電路設(shè)備的結(jié)構(gòu)中，P半導(dǎo)體基板I和ρ區(qū)61處于GND電位。因此，當(dāng)Vs端子處的電位下降直至作為η阱區(qū)的η區(qū)3以及作為η_阱區(qū)的η_區(qū)4兩者都低于GND電位時(shí)，由ρ半導(dǎo)體基板I和η區(qū)3構(gòu)成的寄生ρη 二極管45以及由ρ區(qū)61 和η_區(qū)4構(gòu)成的寄生ρη 二極管46兩者都在正向上偏置，并且大電流流動(dòng)。
由于該大電流，可能發(fā)生HVIC高側(cè)電路部和低側(cè)電路部的錯(cuò)誤操作，并且可能發(fā)生由閂鎖造成的損壞。在這點(diǎn)上，上述專利文獻(xiàn)I未提及限制電流的電阻器在接地端子和基板之間的連接、或者在其他地方的連接。由于該電阻器在多晶硅層中形成，因此當(dāng)由負(fù)浪涌電壓引起的大脈沖電流(數(shù)安培至數(shù)十安培)在Vs端子和接地端子之間的寄生二極管中瞬時(shí)流動(dòng)時(shí)，存在多晶硅層可被過電流熱分解從而導(dǎo)致HVIC的損壞的擔(dān)憂。
此外，在上述專利文獻(xiàn)2中，連接有二極管以減少反向偏壓的影響，并且未提及在 H-VDD電位處于比L負(fù)載大的負(fù)電位時(shí)限制體二極管或者寄生二極管中的電流的電阻器或者布局方法。
此外，在上述專利文獻(xiàn)3中，提出了通過將低壓電源的高電位側(cè)(H-VDD )和地電位側(cè)(接地)之間的路徑中的電流限制電阻器與電平移動(dòng)電路的基準(zhǔn)電壓Vs相連接，防止由η溝道MOSFET的體二極管和寄生二極管本身的過電流造成的損壞、以及由在電平移動(dòng)電路中的電流容量較小的地方的過電流造成的損壞。然而，未提及防止Vs基準(zhǔn)高側(cè)邏輯(CMOS 電路)或接地基準(zhǔn)低側(cè)邏輯(CMOS電路)的寄生錯(cuò)誤操作(錯(cuò)誤反相)。
此外，在上述專利文獻(xiàn)4中，闡述了高側(cè)阱區(qū)中的n+和ρ+雜質(zhì)區(qū)固定在H-VDD電位和VS電位以防止由負(fù)浪涌電壓引起的Vs基準(zhǔn)高側(cè)邏輯的寄生錯(cuò)誤操作。然而，未提及防止低側(cè)電路部的邏輯部的錯(cuò)誤操作。
圖14是示出現(xiàn)有技術(shù)的高壓集成電路設(shè)備的低側(cè)電路部和高側(cè)電路部的錯(cuò)誤操作的說明性示圖。圖14所示的HVIC的截面配置對應(yīng)于圖13所示的HVIC截面配置，并且是低側(cè)電路部91、高壓結(jié)端接區(qū)(HVJT)93、以及高側(cè)電路部92的截面配置。然而，在圖14 中，省略圖13所示的電平上升電路。
當(dāng)負(fù)浪涌電壓經(jīng)由Vs端子輸入到H-VDD端子時(shí)，正向電流在寄生ρη 二極管46中流動(dòng)。此時(shí)，作為少數(shù)載流子的電子從η_區(qū)4注入作為寄生ρη 二極管46的ρ陽極區(qū)的ρ 區(qū)61。在幾乎沒有任何電子從作為在ρ區(qū)61中形成的第一接觸區(qū)的P+區(qū)56拉出來的情況下，電子流入η_區(qū)2，并且以例如約15V的高電位流向η+區(qū)22。
在該過程中，由于在作為形成有低側(cè)電路部91的η阱區(qū)的η_區(qū)2中存在寄生電阻78，在作為構(gòu)成低側(cè)電路部91的邏輯部的ρ溝道MOSFET的漏極的P+區(qū)24下方的η—區(qū) 2的電位被電壓降下拉。
由此，同樣在低側(cè)電路部91中，使將ρ+區(qū)24 (該ρ+區(qū)24作為構(gòu)成邏輯部的P溝道MOSFET的漏極)作為發(fā)射極、將η_區(qū)2作為基極、并且將ρ半導(dǎo)體基板I作為集電極的寄生ρηρ雙極晶體管79導(dǎo)通。因此，存在可能發(fā)生諸如L-OUT端子的輸出邏輯的反相之類的錯(cuò)誤操作以及由低側(cè)電路部91的閂鎖造成的損壞的擔(dān)憂。
另一方面，已進(jìn)入η_區(qū)4的少數(shù)載流子空穴流入作為構(gòu)成高側(cè)電路部92的邏輯部的ρ溝道MOSFET的源極和漏極的P+區(qū)33和34，并且流入作為ρ偏置區(qū)的ρ區(qū)31。由此， 使由作為η溝道MOSFET的源極的η.區(qū)37、作為ρ偏置區(qū)的ρ區(qū)31、以及η區(qū)3構(gòu)成的寄生 ηρη晶體管導(dǎo)通，并且存在可能發(fā)生高側(cè)電路部92的邏輯部的錯(cuò)誤操作以及由閂鎖造成的損壞的擔(dān)憂。在圖14中，符號(hào)25、29、35和39各自指示柵電極。發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的上述問題，本發(fā)明的目的在于，提供可防止低側(cè)電路部(當(dāng)將負(fù)電壓施加到H-VDD端子或Ns端子時(shí)連接到接地基準(zhǔn)以及內(nèi)部電源或L-VDD電源)的錯(cuò)誤操作和損壞的高壓集成電路設(shè)備。
為了解決上述問題并達(dá)成本發(fā)明的目的，本發(fā)明的高壓集成電路設(shè)備表征如下。 在第一導(dǎo)電類型的半導(dǎo)體基板上設(shè)置第二導(dǎo)電類型的低側(cè)電路部，該低側(cè)電路部連接到將 GND電位作為基準(zhǔn)的低壓電源。在半導(dǎo)體基板上距低側(cè)電路部一距離的位置處設(shè)置第二導(dǎo)電類型的高側(cè)電路部，該高側(cè)電路部連接到將高于GND電位的中間電位作為基準(zhǔn)的低壓電源。設(shè)置第一導(dǎo)電類型區(qū)域，該第一導(dǎo)電類型區(qū)域電連接到GND電位，包圍高側(cè)電路部設(shè)置，并且與低側(cè)電路部的外周部一起形成高壓結(jié)端接區(qū)。在第一導(dǎo)電類型區(qū)域中設(shè)置第一拾取電極。連接到將中間電位作為基準(zhǔn)的低壓電源的高電位側(cè)的第二拾取電極設(shè)置在高壓結(jié)端接區(qū)內(nèi)部以及高側(cè)電路部的外周部中。第一導(dǎo)電類型的第一高濃度接觸區(qū)設(shè)置成與第一拾取電極歐姆接觸。第二導(dǎo)電類型的第二高濃度接觸區(qū)設(shè)置成與第二拾取電極歐姆接觸。第一高濃度接觸區(qū)和第二高濃度接觸區(qū)中的至少一個(gè)區(qū)域是通用接觸區(qū)，其中P區(qū)和 η區(qū)設(shè)置成沿著半導(dǎo)體基板的表面相互交替接觸。
此外，為了解決上述問題并獲得本發(fā)明的目的，本發(fā)明的高壓集成電路設(shè)備表征如下。設(shè)置第二導(dǎo)電類型的第一半導(dǎo)體區(qū)，其包括設(shè)置在第一導(dǎo)電類型的半導(dǎo)體基板上的低側(cè)電路部。設(shè)置第二導(dǎo)電類型的第二半導(dǎo)體區(qū)，其包括設(shè)置在半導(dǎo)體基板上距第一半導(dǎo)體區(qū)一距離的位置的高側(cè)電路部。設(shè)置第一 CMOS電路，該第一 CMOS電路由具有設(shè)置在第一半導(dǎo)體區(qū)的表面層中的第一導(dǎo)電類型的源區(qū)和第一導(dǎo)電類型的漏區(qū)的第一 M0SFET、設(shè)置在第一半導(dǎo)體區(qū)的表面層中距第一 MOSFET —距離的第一導(dǎo)電類型的第三半導(dǎo)體區(qū)、以及具有設(shè)置在第三半導(dǎo)體區(qū)的表面層中的第二導(dǎo)電類型的源區(qū)和第二導(dǎo)電類型的漏區(qū)的第二 MOSFET構(gòu)成。設(shè)置第二 CMOS電路，該第二 CMOS電路由具有設(shè)置在第二半導(dǎo)體區(qū)的表面層中的第一導(dǎo)電類型的源區(qū)和第一導(dǎo)電類型的漏區(qū)的第三M0SFET、設(shè)置在第二半導(dǎo)體區(qū)的表面層中距第三MOSFET—距離的第一導(dǎo)電類型的第四半導(dǎo)體區(qū)、以及具有設(shè)置在第四半導(dǎo)體區(qū)的表面層中的第二導(dǎo)電類型的源區(qū)和第二導(dǎo)電類型的漏區(qū)的第四MOSFET構(gòu)成。設(shè)置第一導(dǎo)電類型的第五半導(dǎo)體區(qū)，該第一導(dǎo)電類型的第五半導(dǎo)體區(qū)設(shè)置在半導(dǎo)體基板的表面層中以包圍第二半導(dǎo)體區(qū)，并且具有高于半導(dǎo)體基板的雜質(zhì)濃度。具有高于第五半導(dǎo)體區(qū)的雜質(zhì)濃度的第一導(dǎo)電類型的第一接觸區(qū)設(shè)置在第五半導(dǎo)體區(qū)的表面 層中。高壓結(jié)端接區(qū)由第二半導(dǎo)體區(qū)的外周部和第五半導(dǎo)體區(qū)構(gòu)成。具有高于第二半導(dǎo)體區(qū)的雜質(zhì)濃度的第二導(dǎo)電類型的第二接觸區(qū)設(shè)置在第二半導(dǎo)體區(qū)的表面層中以及高壓結(jié)端接區(qū)內(nèi)部。第二導(dǎo)電類型的第三接觸區(qū)設(shè)置在第一半導(dǎo)體區(qū)的表面層中，并且與第一MOSFET的源區(qū)接觸。第一導(dǎo)電類型的第四接觸區(qū)設(shè)置在第三半導(dǎo)體區(qū)的表面層中，并且與第二 MOSFET的源區(qū)接觸。第二導(dǎo)電類型的第五接觸區(qū)設(shè)置在第二半導(dǎo)體區(qū)的表面層中，并且與第三MOSFET的源區(qū)接觸。第一導(dǎo)電類型的第六接觸區(qū)設(shè)置在第四半導(dǎo)體區(qū)的表面層中，并且與第四MOSFET 的源區(qū)接觸。與第一接觸區(qū)歐姆接觸的第一拾取電極設(shè)置在第一接觸區(qū)上。與第二接觸區(qū)歐姆接觸的第二拾取電極設(shè)置在第二接觸區(qū)上。第一源電極被設(shè)置成與第一 MOSFET的源區(qū)和第三接觸區(qū)接觸。第一漏電極被設(shè)置成與第一 MOSFET的漏區(qū)接觸。第二源電極被設(shè)置成與第二 MOSFET的源區(qū)和第四接觸區(qū)接觸。第二漏電極被設(shè)置成與第二 MOSFET的漏區(qū)接觸。第三源電極被設(shè)置成與第三MOSFET的源區(qū)和第五接觸區(qū)接觸。第三漏電極被設(shè)置成與第三MOSFET的漏區(qū)接觸。第四源電極被設(shè)置成與第四MOSFET的源區(qū)和第六接觸區(qū)接觸。第四漏電極被設(shè)置成與第四MOSFET的漏區(qū)接觸。第二源電極和第一拾取電極連接到 GND端子。第三源電極和第二拾取電極連接到高電位側(cè)端子。第一接觸區(qū)和第二接觸區(qū)中的至少一個(gè)區(qū)域是通用接觸區(qū)，其中ρ區(qū)和η區(qū)設(shè)置成沿著半導(dǎo)體基板的表面相互交替接觸。
此外，本發(fā)明的高壓集成電路設(shè)備表征為在上述發(fā)明中，形成通用接觸區(qū)的P區(qū)和η區(qū)中的區(qū)域之一被另一區(qū)域包圍。
此外，本發(fā)明的高壓集成電路設(shè)備表征為在上述發(fā)明中，形成通用接觸區(qū)的P區(qū)和η區(qū)的平面形狀都是條狀。
此外，本發(fā)明的高壓集成電路設(shè)備表征為在上述發(fā)明中，在形成通用接觸區(qū)的ρ 區(qū)和η區(qū)中，導(dǎo)電類型與第一導(dǎo)電類型區(qū)域不同的區(qū)域的深度大于或等于第一導(dǎo)電類型區(qū)域的深度。
此外，本發(fā)明的高壓集成電路設(shè)備表征為在上述發(fā)明中，在形成通用接觸區(qū)的ρ 區(qū)和η區(qū)中，導(dǎo)電類型與第五半導(dǎo)體區(qū)不同的區(qū)域的深度大于或等于第五半導(dǎo)體區(qū)的深度。
此外，本發(fā)明的高壓集成電路設(shè)備表征為在上述發(fā)明中，高側(cè)電路部是連接到將構(gòu)成半橋電路的上臂的開關(guān)元件與下臂的開關(guān)元件之間的連接點(diǎn)作為基準(zhǔn)電位的電源并且驅(qū)動(dòng)上臂的開關(guān)元件的電路部。此外，高電位側(cè)端子連接到電源的高電位側(cè)。GND端子連接到GND電位。
借助于上述發(fā)明，通過將包圍高側(cè)電路部的高壓結(jié)端接區(qū)外部的固定在GND電位的區(qū)域中的拾取區(qū)作為通用接觸區(qū)，可減少流入低側(cè)電路部的載流子的量，并且可防止由低側(cè)電路部的邏輯部的錯(cuò)誤操作和閂鎖造成的損壞。
此外，借助于上述發(fā)明，通過將設(shè)置在高側(cè)電路部的外周部中的固定在高側(cè)電路部的電源的高電位側(cè)的 電位的區(qū)域中的拾取區(qū)域作為通用接觸區(qū)，可減少流入低側(cè)電路部的載流子的量，并且可防止由低側(cè)電路部的邏輯部的錯(cuò)誤操作和閂鎖造成的損壞。
借助于本發(fā)明的高壓集成電路設(shè)備，存在可防止低側(cè)電路部的錯(cuò)誤操作和損壞的有益結(jié)果。
圖I是示出本發(fā)明的實(shí)施例I的高壓集成電路設(shè)備的主要部分的截面圖2是示出第一通用接觸區(qū)的平面圖案的平面圖3是示出經(jīng)由H-VDD端子施加負(fù)浪涌電壓時(shí)電子和空穴的行為的說明性示圖4是示出本發(fā)明的實(shí)施例2的高壓集成電路設(shè)備的主要部分的截面圖5是示出第二通用接觸區(qū)的平面圖案的平面圖6是示出經(jīng)由H-VDD端子施加負(fù)浪涌電壓時(shí)電子和空穴的行為的說明性示圖7是示出本發(fā)明的實(shí)施例3的高壓集成電路設(shè)備的主要部分的截面圖8是示出本發(fā)明的實(shí)施例4的高壓集成電路設(shè)備的主要部分的截面圖9是示出形成逆變器或者其他功率轉(zhuǎn)換器件的開關(guān)功率器件與驅(qū)動(dòng)這些器件的常規(guī)HVIC的連接的示例的說明性示圖10是示出電平上升電路及其外圍電路的電路圖11是示出電平下降電路及其外圍電路的電路圖12是詳細(xì)地示出現(xiàn)有技術(shù)的高壓集成電路設(shè)備的電平移動(dòng)電路的電路圖13是示出自隔離高壓集成電路設(shè)備的高側(cè)電路部的邏輯部、低側(cè)電路部的邏輯部、以及電平上升電路部的主要部分的截面圖14是示出現(xiàn)有技術(shù)的高壓集成電路設(shè)備的低側(cè)電路部和高側(cè)電路部的錯(cuò)誤操作的說明性示圖15是示出本發(fā)明的高壓集成電路設(shè)備的主要部分的平面結(jié)構(gòu)的示例的平面圖；以及
圖16是示出本發(fā)明的高壓集成電路設(shè)備的主要部分的另一示例的截面圖。
具體實(shí)施方式
在下文中，參考附圖具體地解釋本發(fā)明的高壓集成電路設(shè)備的優(yōu)選實(shí)施例。在各個(gè)實(shí)施例和所附附圖的以下解釋中，向類似的組成構(gòu)件分配相同的符號(hào)，并且省略多余的解釋。此外，向與常規(guī)結(jié)構(gòu)中相同的部位分配相同的符號(hào)。
(實(shí)施例I)
圖I是示出本發(fā)明的實(shí)施例I的高壓集成電路設(shè)備的主要部分的截面圖。在圖I 所示的高壓集成電路設(shè)備100中，在P半導(dǎo)體基板I內(nèi)的主面之一上形成變成η阱區(qū)且作為高側(cè)浮動(dòng)電位區(qū)的η區(qū)3、變成高壓結(jié)端接區(qū)93的η—區(qū)4、以及形成低側(cè)L-VDD電位區(qū)的η_區(qū)2。
該高壓集成電路設(shè)備200對應(yīng)于作為圖9所示的驅(qū)動(dòng)元件的HVIC 111，并且具體地對應(yīng)于控制半橋的上臂IGBT 115的圖10所示的低側(cè)電路部和高側(cè)電路部。在圖I中， 省略電平上升電路。根據(jù)需要，圖11所示的電平下降電路可設(shè)置在高壓集成電路設(shè)備100 中。
在作為高側(cè)浮動(dòng)電位區(qū)的該η區(qū)3中形成連接到將中間電位Vs作為基準(zhǔn)的低壓電源的高側(cè)電路92，如圖10和圖11所示。在低側(cè)L-VDD電位區(qū)的η_區(qū)2中形成連接到具有GND基準(zhǔn)的低壓電源的低側(cè)電路部91，如圖10和圖11所示。
此外，ρ區(qū)61被形成為包圍η_區(qū)4且與η區(qū)3接觸。在該P(yáng)區(qū)61的表面層中，形成其中P+區(qū)56和η.區(qū)57被設(shè)置成沿著P半導(dǎo)體基板I的表面相互交替接觸的第一通用接觸區(qū)58。ρ區(qū)61是將ρ半導(dǎo)體基板I的電位固定在GND電位的固定電位區(qū)。ρ區(qū)61中的雜質(zhì)濃度高于P半導(dǎo)體基板I中的雜質(zhì)濃度且低于P+區(qū)56中的雜質(zhì)濃度。第一通用接觸區(qū)58與第一拾取電極59歐姆接觸，該第一拾取電極59與GND端子歐姆接觸。第一通用接觸結(jié)構(gòu)由第一拾取電極59和第一通用接觸區(qū)58構(gòu)成。
在η區(qū)3的表面層中形成作為接觸區(qū)的η+區(qū)62。在該η+區(qū)62上形成歐姆接觸的第二拾取電極69。η+區(qū)62是將電位固定在高側(cè)電路部的電源的高側(cè)電位的固定電位區(qū)， 該高側(cè)電路部將中間電位Vs作為基準(zhǔn)電位。η+區(qū)62中的雜質(zhì)濃度高于η區(qū)3中的雜質(zhì)濃度。當(dāng)跨第一拾取電極59和第二拾取電極69施加電壓時(shí)，形成延伸到ρ區(qū)61和rT區(qū)4的耗盡層的區(qū)域變成高壓結(jié)端接區(qū)93 (HVJT)0
高壓結(jié)端接區(qū)93包圍η區(qū)3的周邊，并且η_區(qū)2設(shè)置在該η區(qū)3外部。低側(cè)電路部91設(shè)置有由第一 ρ溝道MOSFET和第一 η溝道MOSFET構(gòu)成的第一 CMOS電路。第一 ρ溝道MOSFET具有ρ+區(qū)23 (源極)、ρ+區(qū)24 (漏極)、第一源電極81、以及第一漏電極82。第一源電極81與ρ+區(qū)23歐姆接觸。第一漏電極82與ρ+區(qū)24歐姆接觸。第一 η溝道MOSFET 具有η+區(qū)27 (源極)、η+區(qū)26 (漏極)、第二源電極83、以及第二漏電極84。第二源電極83 與η+區(qū)27歐姆接觸。第二漏電極84與η+區(qū)26歐姆接觸。
高側(cè)電路部92設(shè)置有由第二 ρ溝道MOSFET和第二 η溝道MOSFET構(gòu)成的第二 CMOS 電路。第二 ρ溝道MOSFET具有ρ+區(qū)33 (源極)、p+區(qū)34 (漏極)、第三源電極85、以及第三漏電極86。第三源電極85與ρ+區(qū)33歐姆接觸。第三漏電極86與ρ+區(qū)34歐姆接觸。第二 η溝道MOSFET具有η+區(qū)37 (源極)、η+區(qū)36 (漏極)、第四源電極87、以及第四漏電極88。 第四源電極87與η+區(qū)37歐姆接觸。第四漏電極88與η+區(qū)36歐姆接觸。
η+區(qū)22、ρ+區(qū)28、η+區(qū)32、以及ρ+區(qū)38是接觸區(qū)，并且分別與第一源電極81、第二源電極83、第三源電極85和第四源電極87歐姆接觸。
第一拾取電極59連接到第二源電極83，并且連接到GND端子。第二拾取電極69 連接到第三源電極85，并且連接到H-VDD端子。該第一拾取電極59設(shè)置在高壓結(jié)端接區(qū) 93靠近低側(cè)電路部91的一側(cè)。第二拾取電極69設(shè)置在高壓結(jié)端接區(qū)93靠近高側(cè)電路部 92的一側(cè)。
第一漏電極82和第二漏電極84連接在一起，并且還連接到L-OUT端子。第三漏電極86和第四漏電極88連接在一起，并且連接到H-OUT端子。第四源電極87連接到Ns 端子。在圖I中，45是由ρ半導(dǎo)體基板I和η區(qū)3構(gòu)成的寄生ρη 二極管。
η_區(qū)2和4、η區(qū)3和ρ區(qū)61經(jīng)過圖案化工藝處理，并且離子注入磷或硼雜質(zhì)，此后例如執(zhí)行高溫(約1100至1200° C)擴(kuò)散工藝以使其擴(kuò)散到指定擴(kuò)散深度，從而形成阱區(qū)。
此外，在作為其中形成低側(cè)電路部91的L-VDD電位區(qū)的η_區(qū)2的表面層中，形成作為基區(qū)的P偏置區(qū)(P區(qū))21。在P區(qū)21中形成第一 η溝道M0SFET。該ρ區(qū)21經(jīng)過圖案化工藝處理，并且離子注入硼雜質(zhì)，此后由與用于形成η_區(qū)2和4、η區(qū)3、以及ρ區(qū)61的上述高溫(約1100至1200° C)擴(kuò)散工藝不同的擴(kuò)散工藝誘發(fā)其擴(kuò)散到指定擴(kuò)散深度。
作為用以獲取與H-VDD端子的歐姆接觸的接觸區(qū)的η+區(qū)62通過例如砷離子注入形成為指定深度以獲取約I X IO2Vcm3的表面濃度，并且隨后在例如約750至900° C的溫度下退火。
此外，與η+區(qū)62類似，與L-VDD端子歐姆接觸的η+區(qū)22以及形成低側(cè)電路部91 的第一 η溝道MOSFET的源極和漏極的η+區(qū)27和26也通過離子注入和退火來形成。即，在經(jīng)過用于η.區(qū)形成的圖案化工藝處理之后，例如，離子注入砷以獲取約IX 102°/cm3的表面濃度。此外，作為形成低側(cè)電路部91的第一 ρ溝道MOSFET的源極和漏極的P+區(qū)23和24、 以及作為接觸區(qū)的P+區(qū)28也通過經(jīng)過用于ρ+區(qū)形成的圖案化工藝處理以及例如離子注入 8&來形成以獲取約lX102°/cm3的表面濃度。由此，通過例如在約750至900° C的溫度下的相同退火工藝，P+區(qū)23、24和28被形成至指定擴(kuò)散深度。
在作為其中形成高側(cè)電路部92的高側(cè)浮動(dòng)電位區(qū)的η區(qū)3的表面層中形成作為基區(qū)的P偏置區(qū)(P區(qū)31)。在P區(qū)31中形成第二 η溝道M0SFET。例如，該ρ區(qū)31與ρ區(qū) 21類似地形成。與H-VDD端子歐姆接觸的η+區(qū)32以及形成高側(cè)電路部92的第二 η溝道 MOSFET的源極和漏極的η.區(qū)37和36與η+區(qū)22、27和26類似地形成。作為形成高側(cè)電路部92的第二 ρ溝道MOSFET的源極和漏極的P+區(qū)33和34以及作為接觸區(qū)的P+區(qū)38與 P.區(qū)23、24和28類似地形成。
圖2是示出圖I所示的第一通用接觸區(qū)的平面圖案的平面圖。在圖2中，示出在ρ 區(qū)61的表面層中形成的第一通用接觸區(qū)58的平面圖案。第一通用接觸區(qū)58由在ρ區(qū)61 的表面層中形成的P+區(qū)56和η+區(qū)57構(gòu)成,該P(yáng)區(qū)61構(gòu)成寄生ρη 二極管46。ρ+區(qū)56和 η+區(qū)57是接觸區(qū)，并且被形成為相互接觸。P+區(qū)56和η+區(qū)57各自使用單獨(dú)的離子注入掩模形成。例如，在形成P+區(qū)56之后，η+區(qū)57可從ρ+區(qū)56的表面選擇性地形成為比P+區(qū) 56大的深度。在該第一通用接觸區(qū)58上，使作為第一拾取電極59的金屬電極歐姆接觸以形成第一通用接觸結(jié)構(gòu)。
當(dāng)負(fù)浪涌電壓經(jīng)由Ns端子施加到H-VDD端子時(shí)，通過采用該第一通用接觸結(jié)構(gòu)，流入寄生ρη 二極管46的少數(shù)載流子電子可快速地從第一拾取電極59拉出。由此，可抑制流入η_區(qū)2的電子的量，并且可防止由低側(cè)電路部91的邏輯部的閂鎖造成的錯(cuò)誤操作和損壞。
此外，可減少注入η_區(qū)4的流入該寄生ρη 二極管46的少數(shù)載流子空穴的量，從而可防止由高側(cè)電路部92的邏輯部的閂鎖造成的錯(cuò)誤操作和損壞。
在圖2中，第一通用接觸區(qū)58被示為具有矩形平面形狀以包圍P+區(qū)56并且具有設(shè)置成島狀的多個(gè)η+區(qū)57。在其中將負(fù)浪涌電壓施加到Vs端子的間隔中，為了增強(qiáng)將 HVJT的寄生ρη 二極管46 (高壓二極管)的ρ區(qū)61中的電子拉出的效果，期望η+區(qū)57相比P+區(qū)56的比值可增加、或者形成以下在實(shí)施例4中描述的η偏置區(qū)。然而，當(dāng)ESD (靜電放電)或另一正浪涌從H-VDD端子輸入到η+區(qū)62時(shí)，HVJT的寄生ρη 二極管46進(jìn)入反向偏置狀態(tài)，并且發(fā)生雪崩擊穿。此時(shí)，因雪崩擊穿發(fā)生的空穴流入P區(qū)61。在ρ區(qū)61的第一通用接觸區(qū)58的ρ+區(qū)56中捕捉這些空穴。當(dāng)η+區(qū)57被設(shè)置為包圍高側(cè)電路部92 的兩折(twofold)和三折(threefold)的線狀時(shí),該η.區(qū)57正下方的ρ區(qū)61中的電阻(基極電阻)增大。因此，當(dāng)在η+區(qū)57正下方的ρ區(qū)61中發(fā)生O. 6V的電壓降時(shí)，存在由η_區(qū) 4、ρ區(qū)61和η.區(qū)57構(gòu)成的寄生ηρη雙極晶體管可操作從而導(dǎo)致電流損壞的擔(dān)憂。為了抑制這種寄生操作，期望η+區(qū)57未被設(shè)置成線狀而是短分割的島狀以使其重疊兩次或兩次以上(在圖2中的示例中，以雙重重疊結(jié)構(gòu)),從而從η+區(qū)62 (H-VDD端子)到ρ區(qū)61交替地重疊。通過這種設(shè)置，甚至可在η+區(qū)57之間包圍的ρ+區(qū)56中吸收空穴，從而可抑制局部基極電阻的增大，并且可抑制寄生ηρη雙極晶體管的操作。類似地，期望η.區(qū)57被形成為包圍ρ區(qū)61。作為第一通用接觸區(qū)58的平面圖案，還存在設(shè)置成島狀的η+區(qū)57的平面形狀可以是圓形、正方形或多邊形的情況。此外，還存在P+區(qū)56和η+區(qū)57被形成為帶狀 (例如，條狀)的情況。
第一通用接觸區(qū)58使用圖2所示的平面圖案來經(jīng)過圖案化工藝處理，并且例如使用單獨(dú)的離子注入掩模將BF2離子注入ρ+區(qū)56，直至表面濃度約為lX102°/cm3。然后，使用單獨(dú)的離子注入掩模將例如砷離子注入n+區(qū)57，直至表面濃度約為lX102°/cm3。此后， 如上所述在約750° C至900° C的溫度下執(zhí)行相同的退火工藝，從而形成擴(kuò)散深度約為 O. 2 μ m至O. 5 μ m的ρ+區(qū)56和n+區(qū)57。在此情況下,針對每一區(qū)域可使用單獨(dú)的離子注入掩模，從而一種雜質(zhì)類型無法得到另一雜質(zhì)類型的補(bǔ)償。
此后，在形成GND端子、H-VDD端子、L-VDD端子、低側(cè)電路部91的邏輯部(MOSFET) 的電極、以及類似物之后，形成表面保護(hù)膜，并且完成具有低側(cè)電路部91、高側(cè)電路部92和高壓結(jié)端接區(qū)93的高壓集成電路設(shè)備100。
如圖I所示，通過在連接到GND電極的第一拾取電極59下方設(shè)置第一通用接觸區(qū) 58，當(dāng)負(fù)浪涌電壓經(jīng)由Ns端子輸入到H-VDD端子時(shí)，流入低側(cè)電路部91的邏輯部(n_區(qū)2) 的電子的量可減少。
圖3是示出經(jīng)由H-VDD端子施加負(fù)浪涌電壓時(shí)電子和空穴的行為的說明性示圖。 將電子作為少數(shù)載流子從n_區(qū)4注入由ρ區(qū)61和n_區(qū)4構(gòu)成的寄生ρη 二極管46的ρ 區(qū)61，并且這些電子通過該ρ區(qū)61以流入η_區(qū)2。此時(shí)，進(jìn)入ρ區(qū)61的在從η_區(qū)4流向 η_區(qū)2的電子的移動(dòng)路徑途中的一部分電子被η+區(qū)57捕獲，其結(jié)勢壘比該ρ區(qū)61高(約高O. 6V)，即該部分具有低電子能量勢壘且被拉入第一拾取電極59。
因此，可減少流入n_區(qū)2的電子的量，并且可防止由低側(cè)電路部91的邏輯部的閂鎖造成的錯(cuò)誤操作和損壞。另一方面，由于n+區(qū)57與p+區(qū)56相鄰，抑制從第一通用接觸區(qū)58的ρ+區(qū)56發(fā)射到ρ區(qū)61的空穴的量。因此，也減少從ρ區(qū)61注入寄生ρη 二極管 46的η_區(qū)4的空穴的量，并且可防止由高側(cè)電路部92的邏輯部的閂鎖造成的錯(cuò)誤操作和損壞。
形成第一通用接觸區(qū)58所需的區(qū)域與作為圖14所示的現(xiàn)有技術(shù)的第一接觸區(qū)的 P+區(qū)56的區(qū)域相同。因此，芯片大小不增大，并且制造成本不增加。
圖15是示出本發(fā)明的高壓集成電路設(shè)備的主要部分的平面結(jié)構(gòu)的示例的平面圖。在圖15中，截面A-A中的截面結(jié)構(gòu)對應(yīng)于圖I所示的截面圖。截面B-B中的截面結(jié)構(gòu)對應(yīng)于圖14所示的截面圖。即使當(dāng)在ρ區(qū)61的表面層中第一通用接觸區(qū)58只在與低側(cè)電路部91相對的地方形成時(shí)也獲取有益結(jié)果，而無需沿著P區(qū)61的整個(gè)周邊形成第一通用接觸區(qū)58。此外，優(yōu)選沿著ρ區(qū)61的整個(gè)周邊形成第一通用接觸區(qū)58。同樣，在以下實(shí)施例2至4的高壓集成電路設(shè)備中，第一通用接觸區(qū)58以平面布局類似地形成。
此外，在圖15中，作為第二接觸區(qū)的η+區(qū)62沿著整個(gè)周邊形成以包圍高側(cè)電路部92，但是沿著整個(gè)周邊的形成不是必要的。當(dāng)高側(cè)電路部92的CMOS電路和高壓結(jié)端接區(qū)之間的距離較短時(shí)，期望n+區(qū)62至少設(shè)置在高側(cè)電路部92的CMOS電路和高壓結(jié)端接區(qū)之間。在下文中的實(shí)施例2至4的高壓集成電路設(shè)備中，n+區(qū)62以類似的平面布局形成。
圖16是示出本發(fā)明的高壓集成電路設(shè)備的主要部分的另一示例的截面圖。圖16 所示的高壓集成電路設(shè)備100使用外延基板制造，其中η外延生長層(η外延)在P支承基板上形成。在外延基板上形成穿透η外延生長層且達(dá)到ρ支承基板的ρ區(qū)61，并且在其表面層中形成由P+區(qū)56和η+區(qū)57構(gòu)成的第一通用接觸區(qū)58。下文中的實(shí)施例2至4的高壓集成電路設(shè)備也可使用外延基板類似地制造。
如在上文中所解釋的，在實(shí)施例I中，通過在包圍高側(cè)電路部92的高壓結(jié)端接區(qū) 93的外部形成第一通用接觸區(qū)58作為固定在GND電位的拾取區(qū)，可減少流入低側(cè)電路部 91的載流子的量，并且可防止由低側(cè)電路部91的邏輯部的閂鎖造成的錯(cuò)誤操作和損壞。
(實(shí)施例2)
圖4是示出本發(fā)明的實(shí)施例2的高壓集成電路設(shè)備的主要部分的截面圖。實(shí)施例 2的高壓集成電路設(shè)備200與圖I所示的實(shí)施例I的高壓集成電路設(shè)備100的不同之處在于，第二通用接觸區(qū)68也在連接到H-VDD端子的第二拾取電極69下方形成。第二通用接觸區(qū)68由設(shè)置成沿著ρ半導(dǎo)體基板I的表面相互交替接觸的η+區(qū)62和ρ+區(qū)63構(gòu)成。省略解釋，但是第一通用接觸區(qū)58的平面圖案與實(shí)施例I中的第一通用接觸區(qū)的平面圖案(圖 2)相同。
圖5是示出第二通用接觸區(qū)的平面圖案的平面圖。第二通用接觸區(qū)68具有由η+ 區(qū)62包圍的矩形平面形狀，并且此外具有其中多個(gè)P+區(qū)63設(shè)置成島狀的平面布局。作為第二通用接觸區(qū)68的平面圖案，還存在設(shè)置成島狀的P+區(qū)63的平面形狀可以是圓形、正方形或多邊形的情況。此外，還存在P+區(qū)63和η+區(qū)62被形成為帶狀(例如，條狀)的情況。
接著，解釋第二通用接觸區(qū)68的形成方法。與H-VDD端子歐姆接觸的第二通用接觸區(qū)68使用圖5所示的平面圖案經(jīng)過圖案化工藝處理，并且將例如砷離子注入η+區(qū)62以使表面濃度約為I X IO2Vcm30然后，將BF2離子注入ρ+區(qū)63以使表面濃度約為I X IO2Vcm30然后，在例如約750° C至900° C的溫度下執(zhí)行退火工藝以擴(kuò)散到約O. 2μπι至O. 5μπι的深度，從而形成第二通用接觸區(qū)68。
圖6是示出經(jīng)由H-VDD端子施加負(fù)浪涌電壓時(shí)電子和空穴的行為的說明性示圖。 由于存在與第二通用接觸區(qū)68的η+區(qū)62相鄰的ρ+區(qū)63，因此在由ρ區(qū)61和η_區(qū)4構(gòu)成的寄生ρη 二極管46中流動(dòng)的電流中，抑制從η+區(qū)62發(fā)射到η_區(qū)4的電子的量。因此，從 η_區(qū)4注入ρ區(qū)61的電子的量減少。
此外，進(jìn)入ρ區(qū)61的電子從形成第一通用接觸區(qū)58的η+區(qū)57拉出。因此，與圖 I的高壓集成電路設(shè)備100相比，進(jìn)入η—區(qū)2的電子的量少。由此，可進(jìn)一步防止由低側(cè)電路部91的邏輯部的閂鎖造成的錯(cuò)誤操作和損壞。
另一方面，將空穴作為少數(shù)載流子從ρ區(qū)61注入由ρ區(qū)61和η_區(qū)4構(gòu)成的寄生 ρη 二極管46的η_區(qū)4，并且這些空穴通過該η_區(qū)4以流入η區(qū)3。此時(shí)，空穴的一部分被 P+區(qū)63捕獲，其結(jié)勢壘比η區(qū)3高(約高O. 6V)，并且被拉入第二拾取電極69。
此外，由于η+區(qū)57與ρ+區(qū)56相鄰，抑制從第一通用接觸區(qū)58的ρ+區(qū)56發(fā)射到 P區(qū)61的空穴的量。因此，也減少從ρ區(qū)61注入寄生ρη 二極管46的η_區(qū)4的空穴的量， 并且可防止由高側(cè)電路部92的邏輯部的閂鎖造成的錯(cuò)誤操作和損壞。
形成第一通用接觸區(qū)58和第二通用接觸區(qū)68所需的區(qū)域與圖14所示的作為常規(guī)第一接觸區(qū)的P+區(qū)56和作為常規(guī)第二接觸區(qū)的η.區(qū)62的區(qū)域相同。因此，芯片大小不增大，并且制造成本不增加。
如在上文中所解釋的，在實(shí)施例2中，可獲取與實(shí)施例I類似的有益結(jié)果。此外， 通過形成設(shè)置在高側(cè)電路部92的外周部中的第二通用接觸區(qū)68作為固定在高側(cè)電路部92 的電源的高電位側(cè)的電位的拾取區(qū)，可減少流入低側(cè)電路部91的載流子的量，并且可防止由低側(cè)電路部91的邏輯部的閂鎖造成的錯(cuò)誤操作和損壞。
(實(shí)施例3)
圖7是示出本發(fā)明的實(shí)施例3的高壓集成電路設(shè)備的主要部分的截面圖。實(shí)施例 3的高壓集成電路設(shè)備300和圖4中的實(shí)施例2的高壓集成電路設(shè)備200之間的差異在于， 只形成第二通用接觸區(qū)68并且不形成第一通用接觸區(qū)58。
通過形成第二通用接觸區(qū)68，當(dāng)負(fù)浪涌電壓經(jīng)由Ns端子施加到H-VDD端子時(shí)，注入P區(qū)61的電子的量減少，如參考圖6在實(shí)施例2中所解釋的。由此，流入η—區(qū)2的電子的量減少，并且可防止由低側(cè)電路部91的邏輯部的閂鎖造成的錯(cuò)誤操作和損壞。
另一方面，注入η_區(qū)4的空穴的一部分被拉入第二通用接觸區(qū)68的ρ+區(qū)63，并且流入第二拾取電極69。因此，減少流入η_區(qū)3的空穴的量，并且可防止由低側(cè)電路部92 的邏輯部的閂鎖造成的錯(cuò)誤操作和損壞。
此外，形成第二通用接觸區(qū)68所需的區(qū)域與作為圖14的常規(guī)第二接觸區(qū)的η+區(qū) 62的區(qū)域相同。因此，芯片大小不增大，并且制造成本不增加。
如在上文中所解釋的，在實(shí)施例3中，可獲取與實(shí)施例2類似的有益結(jié)果。
(實(shí)施例4)
圖8是示出本發(fā)明的實(shí)施例4的高壓集成電路設(shè)備的主要部分的截面圖。實(shí)施例 4的高壓集成電路設(shè)備400和圖I中的實(shí)施例I的高壓集成電路設(shè)備100之間的差異在于， 代替第一通用接觸區(qū)58的η+區(qū)57，形成具有其擴(kuò)散深度比P+區(qū)56深的η偏置區(qū)97的第三通用接觸區(qū)98。η偏置區(qū)97穿透ρ區(qū)61并且到達(dá)ρ半導(dǎo)體基板I。
該η偏置區(qū)97通過在高溫(約1100至1200° C)下經(jīng)過用于形成作為ρ偏置區(qū)的 P區(qū)21的擴(kuò)散工藝處理、或者約IMeV的高加速度的離子注入、以及在約750至900° C的溫度下的與η+區(qū)57的驅(qū)動(dòng)工藝相同的退火工藝來形成，從而獲取約O. 6 μ m至5 μ m的擴(kuò)散深度。
通過設(shè)置該η偏置區(qū)97，當(dāng)輸入負(fù)浪涌電壓時(shí)，流入由ρ區(qū)61和η_區(qū)4構(gòu)成的寄生Pn 二極管46的少數(shù)載流子電子由η偏置區(qū)97有效地捕獲，并且流入低側(cè)電路部91的邏輯部(η—區(qū)2)的電子的量可有效地減少。
如在上文中所解釋的，在實(shí)施例4中，可獲取與實(shí)施例I類似的有益結(jié)果。
本發(fā)明不限于上述實(shí)施例I至4，并且在設(shè)置成低于L-VDD電位的內(nèi)部電源電路 (內(nèi)部基準(zhǔn)電壓電路)的邏輯部以及用于驅(qū)動(dòng)作為電平移動(dòng)元件的高壓η溝道MOSFET的脈沖生成器電路的邏輯部中也是有效的。在本發(fā)明中，這些電路被認(rèn)為是包括在低側(cè)電路部 91中。
工業(yè)實(shí)用性
如上所述，本發(fā)明的高壓集成電路設(shè)備作為在將導(dǎo)通/截止驅(qū)動(dòng)信號(hào)傳送到例如 PWM逆變器、開關(guān)電源或類似物中的功率器件的柵極時(shí)使用的高壓集成電路設(shè)備是有效的， 并且尤其是防止由該電路中過電流的流動(dòng)造成的錯(cuò)誤操作的發(fā)生。
附圖標(biāo)記的說明
I ρ半導(dǎo)體基板
2、4 η_ 區(qū)
3 η 區(qū)
21、61 ρ 區(qū)
22、26、27、32、36、37、57、62 η+區(qū)
23、24、28、33、34、38、56、63 ρ+區(qū)
58 第一通用接觸區(qū)
59 第一拾取電極
68 第二通用接觸區(qū)
69 第二拾取電極
81 第一源電極
82 第一漏電極
83 第二源電極
84 第二漏電極
85 第三源電極
86 第三漏電極
87 第四源電極
88 第四漏電極
91 低側(cè)電路部
92 高側(cè)電路部
93 高壓結(jié)端接區(qū)
97 η偏置區(qū)
98 第三通用接觸區(qū)
100、200、300、400 高壓集成電路設(shè)備
權(quán)利要求
1.一種高壓集成電路設(shè)備，包括 第一導(dǎo)電類型的半導(dǎo)體基板； 第二導(dǎo)電類型的低側(cè)電路部，所述第二導(dǎo)電類型的低側(cè)電路部設(shè)置在所述半導(dǎo)體基板上，并且連接到將GND電位作為基準(zhǔn)的低壓電源； 第二導(dǎo)電類型的高側(cè)電路部，所述第二導(dǎo)電類型的高側(cè)電路部設(shè)置在所述半導(dǎo)體基板上距所述低側(cè)電路部一距離的位置，并且連接到將高于所述GND電位的中間電位作為基準(zhǔn)的低壓電源； 第一導(dǎo)電類型區(qū)域，所述第一導(dǎo)電類型區(qū)域電連接到所述GND電位，包圍所述高側(cè)電路部設(shè)置，并且與所述低側(cè)電路部的外周部一起形成高壓結(jié)端接區(qū)； 第一拾取電極，所述第一拾取電極設(shè)置在所述第一導(dǎo)電類型區(qū)域中； 第二拾取電極，所述第二拾取電極連接到將所述中間電位作為基準(zhǔn)的所述低壓電源的高電位側(cè)，并且設(shè)置在所述高壓結(jié)端接區(qū)內(nèi)部以及所述高側(cè)電路部的外周部中； 第一導(dǎo)電類型的第一高濃度接觸區(qū)，所述第一導(dǎo)電類型的第一高濃度接觸區(qū)與所述第一拾取電極歐姆接觸；以及 第二導(dǎo)電類型的第二高濃度接觸區(qū)，所述第二導(dǎo)電類型的第二高濃度接觸區(qū)與所述第二拾取電極歐姆接觸， 其中所述第一高濃度接觸區(qū)和所述第二高濃度接觸區(qū)中的至少一個(gè)區(qū)域是通用接觸區(qū)，其中P區(qū)和η區(qū)沿著所述半導(dǎo)體基板的表面設(shè)置成相互交替接觸。
2.一種高壓集成電路設(shè)備,包括 第一導(dǎo)電類型的半導(dǎo)體基板； 第二導(dǎo)電類型的第一半導(dǎo)體區(qū)，所述第二導(dǎo)電類型的第一半導(dǎo)體區(qū)包括設(shè)置在所述半導(dǎo)體基板上的低側(cè)電路部； 所述第二導(dǎo)電類型的第二半導(dǎo)體區(qū)，所述第二導(dǎo)電類型的第二半導(dǎo)體區(qū)包括設(shè)置在所述半導(dǎo)體基板上距所述第一半導(dǎo)體區(qū)一距離的位置的高側(cè)電路部； 第一 CMOS電路，所述第一 COMS電路由具有設(shè)置在所述第一半導(dǎo)體區(qū)的表面層中的所述第一導(dǎo)電類型的源區(qū)和所述第一導(dǎo)電類型的漏區(qū)的第一 M0SFET、設(shè)置在所述第一半導(dǎo)體區(qū)的表面層中距所述第一 MOSFET —距離的第三半導(dǎo)體區(qū)、以及具有設(shè)置在所述第三半導(dǎo)體區(qū)的表面層中的所述第二導(dǎo)電類型的源區(qū)和所述第二導(dǎo)電類型的漏區(qū)的第二 MOSFET構(gòu)成； 第二 CMOS電路，所述第二 COMS電路由具有設(shè)置在所述第二半導(dǎo)體區(qū)的表面層中的所述第一導(dǎo)電類型的源區(qū)和所述第一導(dǎo)電類型的漏區(qū)的第三M0SFET、設(shè)置在所述第二半導(dǎo)體區(qū)的表面層中距所述第三MOSFET —距離的第四半導(dǎo)體區(qū)、以及具有設(shè)置在所述第四半導(dǎo)體區(qū)的表面層中的所述第二導(dǎo)電類型的源區(qū)和所述第二導(dǎo)電類型的漏區(qū)的第四MOSFET構(gòu)成； 所述第一導(dǎo)電類型的第五半導(dǎo)體區(qū)，所述第一導(dǎo)電類型的第五半導(dǎo)體區(qū)設(shè)置在所述半導(dǎo)體基板的表面層中以包圍所述第二半導(dǎo)體區(qū)，并且具有高于所述半導(dǎo)體基板的雜質(zhì)濃度； 所述第一導(dǎo)電類型的第一接觸區(qū)，所述第一導(dǎo)電類型的第一接觸區(qū)設(shè)置在所述第五半導(dǎo)體區(qū)的表面層中，并且具有高于所述第五半導(dǎo)體區(qū)的雜質(zhì)濃度；高壓結(jié)端接區(qū)，所述高壓結(jié)端接區(qū)由所述第二半導(dǎo)體區(qū)的外周部和所述第五半導(dǎo)體區(qū)構(gòu)成； 所述第二導(dǎo)電類型的第二接觸區(qū)，所述第二導(dǎo)電類型的第二接觸區(qū)設(shè)置在所述第二半導(dǎo)體區(qū)的表面層中以及所述高壓結(jié)端接區(qū)內(nèi)部，并且具有高于所述第二半導(dǎo)體區(qū)的雜質(zhì)濃度； 所 述第二導(dǎo)電類型的第三接觸區(qū)，所述第二導(dǎo)電類型的第三接觸區(qū)設(shè)置在所述第一半導(dǎo)體區(qū)的表面層中，并且與所述第一 MOSFET的源區(qū)接觸； 所述第一導(dǎo)電類型的第四接觸區(qū)，所述第一導(dǎo)電類型的第四接觸區(qū)設(shè)置在所述第三半導(dǎo)體區(qū)的表面層中，并且與所述第二 MOSFET的源區(qū)接觸； 所述第二導(dǎo)電類型的第五接觸區(qū)，所述第二導(dǎo)電類型的第五接觸區(qū)設(shè)置在所述第二半導(dǎo)體區(qū)的表面層中，并且與所述第三MOSFET的源區(qū)接觸； 所述第一導(dǎo)電類型的第六接觸區(qū)，所述第一導(dǎo)電類型的第六接觸區(qū)設(shè)置在所述第四半導(dǎo)體區(qū)的表面層中，并且與所述第四MOSFET的源區(qū)接觸； 第一拾取電極，所述第一拾取電極設(shè)置在所述第一接觸區(qū)上，并且與所述第一接觸區(qū)歐姆接觸； 第二拾取電極，所述第二拾取電極設(shè)置在所述第二接觸區(qū)上，并且與所述第二接觸區(qū)歐姆接觸； 第一源電極，所述第一源電極被設(shè)置成與所述第一 MOSFET的源區(qū)和所述第三接觸區(qū)接觸； 第一漏電極，所述第一漏電極被設(shè)置成與所述第一 MOSFET的漏區(qū)接觸； 第二源電極，所述第二源電極被設(shè)置成與所述第二 MOSFET的源區(qū)和所述第四接觸區(qū)接觸； 第二漏電極，所述第二漏電極被設(shè)置成與所述第二 MOSFET的漏區(qū)接觸； 第三源電極，所述第三源電極被設(shè)置成與所述第三MOSFET的源區(qū)和所述第五接觸區(qū)接觸； 第三漏電極，所述第三漏電極被設(shè)置成與所述第三MOSFET的漏區(qū)接觸； 第四源電極，所述第四源電極被設(shè)置成與所述第四MOSFET的源區(qū)和所述第六接觸區(qū)接觸； 第四漏電極，所述第四漏電極被設(shè)置成與所述第四MOSFET的漏區(qū)接觸； GND端子，所述GND端子連接到所述第二源電極和所述第一拾取電極；以及 高電位側(cè)端子，所述高電位側(cè)端子連接到所述第三源電極和所述第二拾取電極， 其中所述第一接觸區(qū)和所述第二接觸區(qū)中的至少一個(gè)區(qū)域是通用接觸區(qū)，其中P區(qū)和η區(qū)沿著所述半導(dǎo)體基板的表面設(shè)置成相互交替接觸。
3.如權(quán)利要求I或權(quán)利要求2所述的高壓集成電路設(shè)備，其特征在于，形成所述通用接觸區(qū)的所述P區(qū)和所述η區(qū)中的區(qū)域之一被其他區(qū)域包圍。
4.如權(quán)利要求I或權(quán)利要求2所述的高壓集成電路設(shè)備，其特征在于，形成所述通用接觸區(qū)的所述P區(qū)和所述η區(qū)的平面形狀都是條狀。
5.如權(quán)利要求I所述的高壓集成電路設(shè)備，其特征在于，在形成所述通用接觸區(qū)的所述P區(qū)和所述η區(qū)中，導(dǎo)電類型與所述第一導(dǎo)電類型區(qū)域不同的區(qū)域的深度大于或等于所述第一導(dǎo)電類型區(qū)域的深度。
6.如權(quán)利要求2所述的高壓集成電路設(shè)備，其特征在于，在形成所述通用接觸區(qū)的所述P區(qū)和所述η區(qū)中，導(dǎo)電類型與所述第五半導(dǎo)體區(qū)不同的區(qū)域的深度大于或等于所述第五半導(dǎo)體區(qū)的深度。
7.如權(quán)利要求2所述的高壓集成電路設(shè)備，其特征在于，所述高側(cè)電路部是連接到將構(gòu)成半橋電路的上臂的開關(guān)元件與下臂的開關(guān)元件之間的連接點(diǎn)作為基準(zhǔn)電位的電源并且驅(qū)動(dòng)所述上臂的開關(guān)元件的電路部， 所述高電位側(cè)端子連接到所述電源的高電位側(cè)，以及 所述GND端子連接到所述GND電位。
全文摘要
在p半導(dǎo)體基板(1)的表面層上，高壓集成電路設(shè)備(100)設(shè)置有作為高側(cè)浮動(dòng)電位區(qū)的n區(qū)(3)、形成高壓結(jié)端接區(qū)(93)的n-區(qū)(4)、以及作為LVDD電位區(qū)的n-區(qū)(2)。低側(cè)電路部(91)設(shè)置在n-區(qū)(2)上。進(jìn)行歐姆接觸的通用接觸區(qū)(58)設(shè)置在拾取電極(59)下方，該拾取電極(59)設(shè)置在高壓結(jié)端接區(qū)(93)。通用接觸區(qū)(59)具有p+區(qū)(56)和N+區(qū)(57)沿著p半導(dǎo)體基板(1)的表面交替接觸的結(jié)構(gòu)。通過如此地設(shè)置通用接觸區(qū)(58)，當(dāng)輸入負(fù)浪涌電壓時(shí)，流入低側(cè)電路部(91)的載流子的量可減少。由此，可防止低側(cè)電路部(91)的邏輯部的錯(cuò)誤操作和低側(cè)電路部(91)的閂鎖。
文檔編號(hào)H01L27/08GK102986027SQ201280001968
公開日2013年3月20日 申請日期2012年3月13日 優(yōu)先權(quán)日2011年3月15日
發(fā)明者山路將晴 申請人:富士電機(jī)株式會(huì)社