專利名稱：半導體存儲裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明實施例涉及半導體存儲裝置及其制造方法。
背景技術(shù)：
作為電阻變化型存儲器之一有磁隨機存取存儲器(MRAM (Magneti c RandomAccess Memory))。MRAM的寫入方式有磁場寫入方式及自旋注入寫入方式。其中，自旋注入寫入方式具有隨著磁性體的尺寸越小而磁化反相所必要的自旋注入電流越小的性質(zhì)，因此有利于高集成化、低消耗功率化及高性能化。自旋注入寫入方式的MTJ (Magnetic Tunnel Junction :磁隧道結(jié))元件具有2個強磁性層和被這些夾持的非磁性阻擋層(絕緣薄膜)組成的層疊構(gòu)造，通過自旋極化隧道效應(yīng)導致的磁阻變化，存儲數(shù)字數(shù)據(jù)。MTJ元件通過2個強磁性層的磁化排列，可成為低電阻狀態(tài)和高電阻狀態(tài)。2個強磁性層的磁化排列為平行狀態(tài)(P(Parallel)狀態(tài))的場合，MTJ元件成為低電阻狀態(tài)，2個強磁性層的磁化排列為反平行狀態(tài)(AP(Anti Parallel)狀態(tài))的場合，MTJ元件成為高電阻狀態(tài)。這樣的MRAM中，期望通過細微化實現(xiàn)大容量化、性能提高及成本削減。隨著進一步細微化，接觸孔的縱橫比變大，容易在金屬組成的接觸插頭內(nèi)發(fā)生接縫或孔洞。在具有接縫、孔洞的接觸插頭上形成MTJ(Magnetic Tunnel Junction :磁隧道結(jié))元件的場合,可能在MTJ元件形成該接縫、孔洞起因的臺階。這樣的MTJ元件的臺階引起特性劣化。

發(fā)明內(nèi)容
本發(fā)明的實施例提供即使細微化，MTJ元件也不受接觸插頭內(nèi)的接縫或孔洞的影響，可抑制MTJ元件的特性劣化的半導體存儲裝置及其制造方法。本實施例的半導體存儲裝置包括半導體基板。多個單元晶體管設(shè)置在半導體基板上。接觸插頭在相鄰的單元晶體管間埋入，與處于該相鄰的單元晶體管間的擴散層電連接。層間絕緣膜埋入多個接觸插頭間。存儲元件不設(shè)置在接觸插頭的上方，而設(shè)置在層間絕緣膜的上方。側(cè)壁膜覆蓋存儲元件的側(cè)面的至少一部分，從半導體基板的表面上方看時，與接觸插頭重疊。下部電極設(shè)置在存儲元件的底面和層間絕緣膜之間及側(cè)壁膜和接觸插頭之間，電連接存儲元件和接觸插頭。根據(jù)本發(fā)明的實施例，提供即使細微化，MTJ元件也不受接觸插頭內(nèi)的接縫或孔洞的影響，可抑制MTJ元件的特性劣化的半導體存儲裝置及其制造方法。


圖I是第I實施例的MARM的構(gòu)成方框圖。圖2是存儲單元MC的寫入工作的說明圖。圖3是第I實施例的MRAM的存儲單元陣列的部分的平面圖。圖4A是沿圖3的4-4線的截面圖。圖4B是沿圖3的4-4線的截面圖。圖5是第I實施例的MRAM的制造方法的截面圖。圖6是圖5后續(xù)的MRAM的制造方法的截面圖。 圖7是圖6后續(xù)的MRAM的制造方法的截面圖。
圖8是圖7后續(xù)的MRAM的制造方法的截面圖。圖9是圖8后續(xù)的MRAM的制造方法的截面圖。圖10是第2實施例的MRAM的截面圖。圖11是第3實施例的MRAM的存儲單元陣列的部分的平面圖。
具體實施例方式以下參考

本發(fā)明實施例。本實施例不限定本發(fā)明。以下的實施例可以采用磁隨機存取存儲器(MRAM magnetic random accessmemory)、電阻隨機存取存儲器(ReRAM !resistance random access memory)、相變化隨機存取存儲器(PRAM :phase_change random access memory)、強電介質(zhì)存儲器(FeRAM :ferroelectoric random access memory)等各個種類的存儲器。以下的實施例中，作為電阻變化型存儲器的一例，說明MRAM。MRAM是具有利用隧道磁阻(TMR :tunnelingmagnetoresistive)效應(yīng)的 MTJ (magnetic tunnel junction)元件作為存儲元件，根據(jù)該MTJ元件的磁化狀態(tài)來存儲信息的存儲器。數(shù)據(jù)的改寫也可以是自旋注入方式。自旋注入方式是通過使磁化方向單方極化的電子流過MTJ元件，直接改寫MTJ元件的磁化的方式。(第I實施例)圖I是第I實施例的MARM的構(gòu)成方框圖。存儲單元陣列11內(nèi)，多個存儲單元以MC矩陣狀二維配置。各存儲單元MC包含MTJ元件及單元晶體管CT。MTJ元件是可通過電阻狀態(tài)的變化存儲數(shù)據(jù)，通過電流改寫數(shù)據(jù)的磁隧道接合元件。單元晶體管CT與MTJ元件對應(yīng)設(shè)置，在該對應(yīng)的MTJ元件流過電流時成為導通狀態(tài)。多個字線WL在行方向，多個位線BL在列方向，以相互交差的方式配線。相鄰的2個位線BL成對，存儲單元MC與字線WL和位線對(例如，第I位線BL1、第2位線BL2)的交點對應(yīng)設(shè)置。各存儲單元MC的MTJ元件及單元晶體管在位線對間(例如，BLl和BL2之間)串聯(lián)連接。另外，單元晶體管CT的柵極與字線WL連接。在存儲單元陣列11的位線方向的兩側(cè)，配置讀出放大器12及寫入驅(qū)動器22。讀出放大器12與位線BL連接，通過檢知在與選擇字線WL連接的存儲單元MC流過的電流，讀出存儲單元存儲的數(shù)據(jù)。寫入驅(qū)動器22與位線BL連接，通過在選擇字線WL連接的存儲單元MC流過電流而寫入數(shù)據(jù)。在存儲單元陣列11的字線方向的兩側(cè)，分別配置行解碼器13及字線驅(qū)動器21。字線驅(qū)動器21與字線連接，在數(shù)據(jù)讀出或數(shù)據(jù)寫入時向選擇字線WL施加電壓。讀出放大器12或?qū)懭腧?qū)動器22和外部輸入輸出端子1/0之間的數(shù)據(jù)的收發(fā)經(jīng)由數(shù)據(jù)總線14及I/O緩沖器15進行。各種的外部控制信號，例如，芯片使能信號/CE、地址鎖存使能信號ALE、指令鎖存使能信號C LE、寫入使能信號/WE及讀出使能信號/RE等輸入控制器16?？刂破?6根據(jù)這些控制信號，識別從輸入輸出端子I/O供給的地址Add和指令Com。然后，控制器16將地址Add經(jīng)由地址寄存器17向行解碼器13及列解碼器18轉(zhuǎn)送。另外，控制器16將指令Com解碼。讀出放大器12構(gòu)成為按照列解碼器18解碼的列地址，可以向位線施加電壓。字線驅(qū)動器21構(gòu)成為按照行解碼器13解碼的行地址，可以向選擇字線WL施加電壓?？刂破?6按照外部控制信號和指令，進行數(shù)據(jù)讀出、數(shù)據(jù)寫入及刪除的各時序控制。內(nèi)部電壓發(fā)生電路19設(shè)為用于 發(fā)生各工作所必要的內(nèi)部電壓(例如，由電源電壓升壓的電壓)。該內(nèi)部電壓發(fā)生電路19也由控制器16控制，發(fā)生進行升壓工作所需的電壓。圖2是存儲單元MC的寫入工作的說明圖。利用TMR(tunnelingmagnetoresistive)效應(yīng)的MTJ元件具有由2個強磁性層F、P和被他們夾持的非磁性層(絕緣薄膜)B組成的層疊構(gòu)造，通過自旋極化隧道效應(yīng)的磁阻變化，存儲數(shù)字數(shù)據(jù)。MTJ元件根據(jù)2個強磁性層F、P的磁化排列，可取得低電阻狀態(tài)和高電阻狀態(tài)。例如，低電阻狀態(tài)定義為數(shù)據(jù)“0”，高電阻狀態(tài)定義為數(shù)據(jù)“I”時，可以在MTJ元件記錄I比特數(shù)據(jù)。當然，也可以是低電阻狀態(tài)定義為數(shù)據(jù)“1”，高電阻狀態(tài)定義為數(shù)據(jù)“O”。例如，MTJ元件由固定層(pin層)P、隧道阻擋膜B、記錄層(free層)F依次層疊而構(gòu)成。固定層P及自由層F由強磁性體構(gòu)成，隧道阻擋膜B由絕緣膜(例如，Al203、Mg0)組成。固定層P是磁化方向固定的層，自由層F的磁化方向可變，根據(jù)其磁化方向存儲數(shù)據(jù)。寫入時若在箭頭Al的方向流過反相閾值電極以上的電流，則相對于固定層P的磁化方向，自由層F的磁化方向成為反平行狀態(tài)(AP狀態(tài))，形成高電阻狀態(tài)(數(shù)據(jù)“I”)。寫入時若在箭頭A 2的方向流過反相閾值電極以上的電流，則固定層P和自由層F分別的磁化方向成為平行狀態(tài)(P狀態(tài))，形成低電阻狀態(tài)(數(shù)據(jù)“O”)。這樣，TMJ元件可以根據(jù)電流的方向?qū)懭氩煌臄?shù)據(jù)。另外，固定層P和自由層F的位置關(guān)系也可以逆轉(zhuǎn)。該場合，若電流的方向也逆轉(zhuǎn)，則可以如上述那樣寫入數(shù)據(jù)。圖3是第I實施例的MRAM的存儲單元陣列的部分平面圖。圖4A及圖4B是沿圖3的4_4線的截面圖。如圖3所示，本實施例的MRAM包括活性區(qū)域AA、字線WL (柵電極GC)、位線對BL1、BL2、接觸插頭CB、MTJ元件、單元晶體管CT。相鄰的多個活性區(qū)域AA由在半導體基板10形成的元件分離區(qū)域STI(ShallowTrench Isolation :淺溝槽分離)分離。字線WL在行方向延伸,起到單元晶體管CT的柵電極GC的功能。或，字線WL與單元晶體管CT的柵電極GC連接。位線對BL1、BL2在與字線WL正交的列方向延伸。MTJ元件與相鄰的2個字線WL和位線對BL1、BL2的交點對應(yīng)設(shè)置，在半導體基板10的上方以矩陣狀二維配置。接觸插頭CBl設(shè)為將在活性區(qū)域AA形成的擴散層和接觸孔Vl之間電連接。接觸孔Vl將接觸插頭CBl和位線BLl之間電連接。從而，位線BLl經(jīng)由接觸孔Vl及接觸插頭CBl與單元晶體管CT的一方的擴散層(源極或漏極)連接。另一方面，接觸插頭CB2將單元晶體管CT的另一方的擴散層(漏極或源極)和下部電極LE之間電連接。這里，接觸插頭CB2與圖3所示重疊區(qū)域AO中的下部電極LE連接。MTJ元件的下端經(jīng)由下部電極LE與接觸插頭CB2電連接。下部電極LE與行方向相鄰的2個接觸插頭CB中的一方在重疊區(qū)域AO中重疊，在該重疊區(qū)域AO中，與接觸插頭CB連接。從而，MTJ元件的下端經(jīng)由下部電極LE與接觸插頭CB2連接，而且經(jīng)由接觸插頭CB2與單元晶體管CT的另一方的擴散層連接。另一方面，MJT元件的上端經(jīng)由上部電極及接觸孔V2與位線BL2電連接。從而，MTJ元件及單元晶體管CT在位線BLl和BL2之間串聯(lián)連接。本實施例中，構(gòu)成為2個單元晶體管CT對一個MTJ元件流過電流。例如，MTJ元件MTJO由相對于行方 向斜向相鄰的單元晶體管CT0、CT1驅(qū)動。單元晶體管CT0、CT1分別與字線WL0、WL1對應(yīng)，且，與位線對BLPO中的位線BLl連接。從而，通過向字線WL0、WL1施加電壓，2個單元晶體管CT0、CT1成為導通狀態(tài)，MTJ元件MTJO在位線對BLPO的BLl和BL2之間連接。然后，通過在位線對BLPO的位線BLl和BL2之間施加電壓差，可以向MTJ元件MTJO流過電流。如圖4A及圖4B所示，本實施例的MRAM包括作為半導體基板的硅基板10 ;擴散層20 ;柵電極GC ;接觸插頭CB2 ;層間絕緣膜ILD ;下部電極LE ；MTJ元件；側(cè)壁膜40 ;上部電極UE ;接觸孔V2。硅基板10上設(shè)置擴散層20。另外，在硅基板10上隔著柵極絕緣膜25設(shè)置柵電極CG(字線WL)。柵電極GC及擴散層20構(gòu)成多個單元晶體管CT的一部分。另外，圖4表示了沿字線WL的行方向的截面，因此，接觸孔Vl連接的擴散層在這里未圖示。但是，通過參照圖3、圖4A及圖4B，可以容易理解多個單元晶體管CT在硅基板10上形成。接觸插頭CB2在圖3所示相鄰的單元晶體管CT間埋入。然后，接觸插頭CB2維持與柵極電壓GC的絕緣，與處于該相鄰的單元晶體管CT間的擴散層20電連接。層間絕緣膜ILD在多個接觸插頭CB2間埋入。另外，雖然圖4A及圖4B未圖示，層間絕緣膜ILD在多個接觸插頭CBl間埋入。而且，層間絕緣膜ILD在相鄰的多個柵電極GC間埋入。從而,柵電極GC、接觸插頭CB1、CB2相互電絕緣。如圖4A及圖4B所示，下部電極LE與行方向相鄰的2個接觸插頭CB2中的一方通過重疊區(qū)域AO連接。相反，下部電極LE未與行方向相鄰的2個接觸插頭CB2中的另一方連接。如圖4A及圖4B所示，MTJ元件不設(shè)置在任一接觸插頭CB2的上方，而設(shè)置在層間絕緣膜ILD(元件分離區(qū)域STI)的上方。從而,如圖3所示，MTJ元件從娃基板10的表面上方看時，與任一接觸插頭CB1、CB2都不重疊。但是，在MTJ元件下設(shè)置的下部電極LE與接觸插頭CB2通過重疊區(qū)域AO連接。從而，MTJ元件設(shè)置在層間絕緣膜ILD (元件分離區(qū)域STI)的上方，但與一個接觸插頭CB2電連接。偵彳壁膜40如圖4A所示，覆蓋MTJ元件的側(cè)面。從硅基板10的表面上方看時，側(cè)壁膜40的外緣的形狀與下部電極LE的外緣的形狀為大致相同形狀。本實施例中，側(cè)壁膜40及下部電極LE的外緣的形狀從硅基板10的表面上方看時，都為大致圓形，他們的圓形的中心大致一致。從而，側(cè)壁膜40存在于圖3所示MTJ元件的外緣和下部電極LE的外緣之間。因此，側(cè)壁膜40與下部電極LE同樣，設(shè)為與接觸插頭CB2在重疊區(qū)域AO中重疊。
側(cè)壁膜40可以覆蓋圖4A所示MTJ元件的側(cè)面全體，也可以覆蓋僅僅圖4B所示MTJ元件的一部分側(cè)面。例如，側(cè)壁膜40覆蓋僅僅處于隧道阻擋膜B上的上側(cè)磁性層(例如，自由層F)的側(cè)面。該場合，側(cè)壁膜40設(shè)置在隧道阻擋膜B的頂面的部分上，未設(shè)置在處于隧道阻擋膜B下的下側(cè)磁性層(例如，固定層P)的側(cè)面。側(cè)壁膜40在下部電極LE的加工時起到掩模的功能，因此不必覆蓋MTJ元件的側(cè)面全體。另外，該場合，隧道阻擋膜B及下側(cè)磁性層成為與下部電極LE同程度的平面尺寸。但是，起到MTJ元件功能的有效平面區(qū)域由面積小的上側(cè)磁性層確定，因此，作為MTJ元件的特性及功能，與圖4A所示MTJ元件相同。而且，側(cè)壁膜40也可以覆蓋上側(cè)磁性層及隧道阻擋膜B的側(cè)面。該場合，側(cè)壁膜40設(shè)置在下側(cè)磁性層的頂面上。另外，本實施例中，MTJ元件的下側(cè)磁性層是固定層P，上側(cè)磁性層是自由層F，但是固定層P和自由層F的位置關(guān)系也可以逆轉(zhuǎn)。即，也可以MTJ元件的下側(cè)磁性層是自由層F，上側(cè)磁性層是固定層P。該場合，側(cè)壁膜40可以僅僅覆蓋MTJ元件的固定層P的側(cè)面，也可以覆蓋固定層P及隧道阻擋膜B的側(cè)面。即使該場合，側(cè)壁膜40在下部電極LE的加 工時也可以起到掩模的功能。MTJ元件上設(shè)置上部電極UE。側(cè)壁膜40設(shè)置在上部電極UE的側(cè)面、MTJ元件的側(cè)面及下部電極LE的頂面的一部分。下部電極LE不僅在MTJ元件的底面和層間絕緣膜ILD之間，還在側(cè)壁膜40和接觸插頭CB2之間設(shè)置。從而，下部電極LE將MTJ元件的下端和接觸插頭CB2電連接。接觸孔V2設(shè)置在上部電極UE上，將上部電極UE和位線BL2之間電連接。由于MRAM的細微化，接觸插頭CBl、CB2的縱橫比變大后，如圖4所示，發(fā)生孔洞或接縫30。根據(jù)本實施例的MRAM，從硅基板10的表面上方看時，平面布局中，MTJ元件和接觸插頭CB2不重疊。MTJ元件在元件分離區(qū)域STI上形成，從行方向相鄰的2個接觸插頭CB2分別隔開間隙部分G1、G2(參照圖3、4)。從而，MTJ元件不受孔洞或接縫30的影響。若MTJ元件設(shè)置在接觸插頭CB2上，則MTJ元件中，可能產(chǎn)生孔洞或接縫30起因的臺階。這樣的臺階使MTJ元件的特性劣化。相對地，本實施例的MTJ元件不受孔洞或接縫30的影響，因此不產(chǎn)生臺階。從而，可以抑制MTJ元件的特性的劣化。另一方面，下部電極LE設(shè)置在間隙部分G1、G2。從而，下部電極LE在間隙部分Gl側(cè)中與接觸插頭CB2連接。結(jié)果，下部電極LE可以維持MTJ元件的下端和接觸插頭CB2的電極連接。從而，MTJ元件及單元晶體管CT在位線對BLl、BL2間連接，可以正常工作。具有這樣的構(gòu)成的MRAM通過以下的制造方法形成。圖5 圖9是第I實施例的MRAM的制造方法的截面圖。首先，在硅基板10上形成單元晶體管CT。元件分離區(qū)域STI形成后，在活性區(qū)域AA形成單元晶體管CT。單元晶體管CT與已知的晶體管的形成方法同樣即可。圖5中，顯示了單元晶體管CT的擴散層20及柵電極GC。擴散層20是源極或漏極。柵電極GC與接觸插頭CB在相對于圖5的紙面垂直的方向(列方向)錯開配置，因此由點劃線表示。接著，以覆蓋柵電極GC上及柵電極GC間的方式，沉積層間絕緣膜ILDdnterLayer Dielectric)。用 CMP (Chemical Mechanical Polishing :化學機械拋光)法使層間絕緣膜ILD平坦化。接著,用光刻技術(shù)及RIE (Reactive Ion Etching :反應(yīng)離子蝕刻)法,在層間絕緣膜ILD形成接觸插頭CB用的接觸孔CH。然后,用CVD (Chemical Vapor Deposition :化學氣相沉積)法，在接觸孔CH內(nèi)沉積金屬材料(例如，鎢)。通常，為了裝置的細微化，相鄰的單元晶體管CT間的間隔形成為狹，且，為了降低柵電極GC (字線WL)的電阻，柵極電流GC (字線WL)形成為厚。因而，接觸孔CH的溝的縱橫比大。從而，金屬材料無法完全填充接觸孔CH，容易在其中形成孔洞及接縫30。另外，也可能在層間絕緣膜ILD和金屬材料之間產(chǎn)生微小臺階。接著，用CMP法使金屬材料平坦化，使相鄰的接觸插頭CB相互電氣分離。接 觸插頭CB形成為相互分離，與擴散層20連接，且與柵電極GC絕緣。然后，沉積下部電極LE的材料。下部電極LE的材料是例如Ta、Pt、Ir、Ru、Pd、W、Ti、Al及它們的氮化物或這些材料
的復合膜。接著，在下部電極LE上沉積MTJ元件的材料。例如，在下部電極LE上，按照記錄層F的材料、隧道阻擋膜B的材料及固定層P的材料順序沉積。記錄層F及固定層P的材料是例如包含Co、Fe、Ni、Pt、Fe、Pd、B、Ta、Dy、Tv、Cr等的磁性體材料。隧道阻擋膜的材料是例如氧化鎂。接著，在MTJ元件的材料上，沉積硬掩模HM的材料。從而，獲得圖5所示構(gòu)造。硬掩模HM的材料例如是Si02、SiN, Ta、TiAlxNy, TaN, TiN, WN、W、Al2O3等的單層膜或?qū)盈B膜。硬掩模HM為層疊膜的場合，硬掩模HM的材料為了可作為圖4的上部電極UE，優(yōu)選是導電性材料(例如，Ta、TiAlxNy、TaN、WN、W、TiN)。硬掩模HM為層疊膜的場合，硬掩模HM的材料，至少在MTJ元件上沉積導電性材料，在該導電性材料上沉積絕緣性材料(例如，SiO2, SiN,Al2O3)。硬掩模HM的絕緣性材料在MTJ元件的蝕刻時除去。本實施例中，作為硬掩模HM的材料，采用由等離子TEOS形成的SiO2和SiN和Ta的層疊膜，或Si02、Ta及TiAlN的層疊膜。該場合，在MTJ元件的材料上最初沉積Ta或TiAl N,然后沉積SiN及SiO2。接著，用光刻技術(shù)及RIE法，加工硬掩模HM。而且，以硬掩模HM作為掩模，連續(xù)地蝕刻MTJ元件的材料(固定層P、隧道絕緣膜B及記錄層F的各材料)，直到下部電極LE的頂面露出為止。從而，獲得圖6所示構(gòu)造。該蝕刻步驟中，硬掩模HM的上部的絕緣性材料被除去。從而，硬掩模HM在以下稱為上部電極UE。這里，MTJ元件的材料也可以采用RIE、150°C 300°C的高溫RIE、IBE (Ion BeamEtching :離子束蝕刻)蝕刻。而且，MTJ元件的材料也可以組合RIE、高溫RIE、IBE中的多個方法進行蝕刻。另外，在MTJ元件的材料加工后，通過在室溫 200°C的低溫實施O2等離子處理，可以恢復MTJ元件的損壞，降低隧道阻擋膜B的電流泄漏。形成圖4B所示構(gòu)造的場合，以硬掩模HM作為掩模，蝕刻MTJ元件的材料中作為上側(cè)磁性層的自由層F，直到隧道阻擋膜B的表面露出。該場合，將隧道阻擋膜B用作蝕刻阻擋層即可。從而，后述的側(cè)壁膜40僅僅在自由層F的側(cè)面殘留。另外，蝕刻MTJ元件的材料中的自由層F及隧道阻擋膜B，直到作為下側(cè)磁性層的固定層P的表面露出。該場合，側(cè)壁膜40僅僅在自由層F及隧道阻擋膜B的側(cè)面殘留。如圖6所示，硬掩模HM及MTJ元件從硅基板10的表面上方看時，在下部電極LE的材料上形成為與接觸插頭CB不重疊，與層間絕緣膜ILD重疊。即，硬掩模HM及MTJ元件在層間絕緣膜ILD(元件分離區(qū)域STI)上形成，在接觸插頭CB上不形成。從而，MTJ元件不受孔洞或接縫30的影響。而且，硬掩模HM及MTJ元件偏向行方向相鄰的2個接觸插頭CB的一方側(cè)而配置。從而，本實施例中，MTJ元件從一方的接觸插頭CB隔開間隙G1，從另一方的接觸插頭CB隔開間隙G2(G2 >G1)。從而，可維持MTJ元件和一方的接觸插頭CB的電連接，且，與另一方的接觸插頭CB電絕緣。另外，MTJ元件的側(cè)面在加工后，形成正向圓錐。從而，硬掩模HM的外緣從硅基板10的表面上方看時，存在于MTJ元件的外緣的內(nèi)側(cè)。 接著，在MTJ元 件及下部電極LE上沉積側(cè)壁膜40的材料。側(cè)壁膜40的材料是絕緣材料，例如，是硅氮化膜、鋁氧化物、鋯氧化物或這些的膜的復合膜。本實施例中，側(cè)壁膜40的材料是例如采用PVD (Plasma Vapor Deposition :等離子體氣相沉積)法、ALD法(AtomicLayer Deposition :原子層沉積)、PeALD (Plasma Enhanced Atomic Layer Deposition :等離子體增強原子層沉積)法沉積的硅氮化膜等。接著，用RIE法對側(cè)壁膜40的材料進行各向異性蝕刻，使側(cè)壁膜40僅僅在MTJ元件的側(cè)面殘留。此時，側(cè)壁膜40從硅基板10的表面上方看時，形成為與一方的接觸插頭CB及層間絕緣膜ILD重疊。且，側(cè)壁膜40從硅基板10的表面上方看時，形成為與另一方的接觸插頭CB不重疊。從而，側(cè)壁膜40的材料最好形成得比間隙Gl厚且比間隙G2薄。另外，側(cè)壁膜40的蝕刻也以側(cè)壁膜40在一方的接觸插頭CB上殘留且在另一方的接觸插頭CB上不殘留的方式執(zhí)行。從而，獲得圖7所示構(gòu)造。接著，以側(cè)壁膜40及上部電極UE為掩模，通過RIE法加工下部電極LE的材料。此時，接觸插頭CB的上部也被蝕刻。從而，獲得圖8所示截面。形成圖4B所示構(gòu)造的場合，以側(cè)壁膜40及上部電極UE為掩模，加工隧道阻擋膜B、固定層P及下部電極LE的材料。該場合，固定層P形成為與下部電極LE大致相同尺寸，但是起到MTJ元件的功能的有效平面區(qū)域由面積小的上側(cè)磁性層(自由層F)確定，因此沒有問題。另外，側(cè)壁膜40設(shè)置在自由層F及隧道阻擋膜B的側(cè)面的場合，上述蝕刻步驟中，加工固定層P及下部電極LE的材料。下部電極LE的大部分從硅基板10的表面上方看時，與層間絕緣膜ILD重疊。從而，下部電極LE的大部分設(shè)置在MTJ元件的底面和層間絕緣膜ILD之間。另一方面，下部電極LE的一部分從娃基板10的表面上方看時,與行方向相鄰的接觸插頭CB中一方的接觸插頭CB重疊，但是與另一方的接觸插頭CB不重疊。從而，下部電極LE的一部分設(shè)置在側(cè)壁膜40和一方的接觸插頭CB之間，但是未設(shè)置在側(cè)壁膜40和另一方的接觸插頭CB之間。下部電極LE和接觸插頭CB之間的重疊部分是圖3所示重疊區(qū)域A0。這樣，MTJ元件和接觸插頭CB形成為不重疊而具有間隙G1、G2，且下部電極LE埋入一方的間隙G1。即，下部電極LE從MTJ元件的下端橫向(行方向)延伸，將MTJ元件的下端與一個接觸插頭CB電連接。從而，MTJ元件的下端經(jīng)由下部電極LE與一方的接觸插頭CB電連接。這里，以側(cè)壁膜40為掩模，自對準地加工下部電極LE，因此，從硅基板10的表面上方看時，側(cè)壁膜40及下部電極LE具有大致同一的外形。本實施例中，側(cè)壁膜40及下部電極LE是大致圓形，側(cè)壁膜40及下部電極LE的中心大致一致。另外，MTJ元件也同樣是大致圓形，MTJ元件及下部電極LE的中心也大致一致。
另外，側(cè)壁膜40用作掩模的同時，在下部電極LE的加工后，起到阻擋氧及氫等的側(cè)壁保護絕緣膜的功能。為了阻擋氧及氫等，側(cè)壁膜40為硅氮化膜、鋁氧化物、鋯氧化物或上述膜的復合膜是有效的。另外，側(cè)壁膜40設(shè)置在上部電極UE的側(cè)面、MTJ元件的側(cè)面及下部電極LE的頂面的一部分，因此起到阻擋氧及氫等的有效功能。本實施例中，側(cè)壁膜40通過用濺射法沉積硅氮化膜，而且，用覆蓋良好的ALD(Atomic Layer Deposition)法再度沉積娃氮化膜而形成。采用派射法的娃氮化膜，可以抑制由 ALD (Atomic Layer Deposition)法或 PeALD (Plasma Enhanced Atomic LayerDeposition)法進行娃氮化膜的沉積時對MTJ元件的損壞。從而,與MTJ元件直接接觸的側(cè)壁膜40的部分優(yōu)選由濺射法形成。接著，在側(cè)壁膜40、上部電極UE、下部電極LE、接觸插頭CB上進一步沉積層間絕緣膜ILD。然后，回蝕刻層間絕緣膜ILD，直到上部電極UE的表面露出。此時，上部電極UE及側(cè)壁膜40起到蝕刻阻擋層的功能。從而，獲得圖9所示截面。 接著，如圖4所示，在上部電極UE上，還形成中間插頭電極，以覆蓋上部電極UE的方式沉積層間絕緣膜ILD2。中間插頭電極例如由氮化鈦組成，起到上部電極UE的功能。然后，通過形成接觸孔V1、V2，形成位線BL1、BL2的配線等，完成本實施例的MRAM。另外，接觸孔Vl與夾持單元晶體管CT的柵電極GC的擴散層20相反側(cè)的擴散層連接。根據(jù)本實施例，用光刻技術(shù)及RIE法加工硬掩模HM及MTJ元件后，下部電極LE以側(cè)壁膜40為掩模，進行自對準加工。因而，上部電極UE、MTJ元件及下部電極LE的加工所必要的光刻步驟僅僅為一次。從而，本實施例的MRAM可以比傳統(tǒng)簡單的制造方法形成。另一方面，本實施例的MRAM中，上部電極UE及MTJ元件設(shè)置在層間絕緣膜ILD的上方，且偏向相鄰的接觸插頭CB中一方的接觸插頭CB側(cè)而形成。從而，從硅基板10的表面上方看時，形成為MTJ元件和接觸插頭CB不重疊，且，下部電極LE與接觸插頭CB重疊。這樣，MTJ元件的全體設(shè)置在層間絕緣膜ILD(元件分離區(qū)域STI)的上方，因此即使MRAM細微化，MTJ元件也不受接觸插頭CB內(nèi)的接縫或孔洞30的影響。從而，本實施例的MRAM可以抑制MTJ元件的特性的劣化。而且，由于MTJ元件偏向相鄰的2個接觸插頭CB中一方的接觸插頭CB側(cè)而形成，MTJ元件的下端可以經(jīng)由下部電極LE維持與一方的接觸插頭CB的電連接。從而，本實施例的MRAM可以作為存儲器正常工作。上部電極UE、MTJ元件及下部電極LE由I次光刻步驟形成，因此，上部電極UE、MTJ元件、側(cè)壁膜40、下部電極LE的外緣的形狀具有大致相似的形狀，且，中心大致一致。另外，本實施例中，也可以在下部電極LE加工后，再度沉積保護絕緣膜(未圖示)。從而，可以阻擋后步驟的氫、水、氧，因此可以進一步改善MTJ元件的特性。該場合，保護絕緣膜的材料也可以與側(cè)壁膜40的材料相同。(第2實施例)圖10是第2實施例的MRAM的截面圖。第2實施例在接觸孔V2和上部電極UE之間未設(shè)置中間插頭電極，這不同于第I實施例。第2實施例的其他構(gòu)成與第I實施例的對應(yīng)構(gòu)成同樣即可。第2實施例中，接觸孔V2直接連接到上部電極UE上。該場合，如圖10所示，接觸孔V2的接觸孔從上部電極UE的位置偏移形成。但是，第2實施例中，側(cè)壁膜40覆蓋上部電極UE及MTJ元件的各側(cè)面。另外，側(cè)壁膜40為了確保圖3所示重疊區(qū)域A0，以某程度的厚度形成。從而，即使接觸孔V2的孔對齊稍微偏移，側(cè)壁膜40也可以保護MTJ元件。而且，根據(jù)第2實施例，接觸孔V2可不經(jīng)由中間插頭電極而直接連接到上部電極UE上。從而，第2實施例的MRAM的制造方法可以從第I實施例的MRAM的制造方法省略中間插頭電極的形成步驟。第2實施例中，不需要中間插頭電極的形成，因此可以相應(yīng)簡化MRAM的制造方法。第2實施例可以進一步獲得第I實施例的效果。(第3實施例)圖11是第3實施例的MRAM的存儲單元陣列的部分的平面圖。第3實施例的下部電極LE的形狀形成凸形狀，這不同于第I實施例。第3實施例的其他構(gòu)成與第I實施例同樣即可。
第3實施例中，平面布局中，下部電極LE向與該下部電極LE連接的接觸插頭CB沿著行方向突出。從而，下部電極LE和接觸插頭CB的連接面積(重疊區(qū)域Al的面積)更寬地形成。從而，下部電極LE可以可靠地電連接于接觸插頭CB和MTJ元件的下端之間。而且，第3實施例的MTJ元件的全體設(shè)置在層間絕緣膜ILD(元件分離區(qū)域STI)的上方。從而，即使MRAM細微化，MTJ元件也不受接觸插頭CB內(nèi)的接縫或孔洞30的影響。從而，即使第3實施例的MRAM也可以獲得第I實施例同樣的效果。但是，第3實施例中，平面布局中的下部電極LE的形狀與MTJ元件的形狀不相似。因而，第3實施例必須采用與MTJ元件的形成時采用的硬掩模HM不同的掩模，加工下部電極LE。雖然說明了本發(fā)明的幾個實施例，但是這些實施例只是例示，而不是限定發(fā)明的范圍。這些新實施例可以各種形態(tài)實施，在不脫離發(fā)明的要旨的范圍，可以進行各種省略、置換、變更。這些實施例及其變形是發(fā)明的范圍和要旨所包含的，也是權(quán)利要求的范圍記載的發(fā)明及其均等的范圍所包含的。
權(quán)利要求
1.一種半導體存儲裝置，其特征在于，包括 半導體基板； 多個單元晶體管，設(shè)置在上述半導體基板上； 接觸插頭，在相鄰的上述單元晶體管間埋入，與處于該相鄰的單元晶體管間的擴散層電連接； 層間絕緣膜，埋入多個上述接觸插頭間； 存儲元件，不設(shè)置在上述接觸插頭的上方，而設(shè)置在上述層間絕緣膜的上方； 側(cè)壁膜，覆蓋上述存儲元件的側(cè)面的至少一部分，從上述半導體基板的表面上方看時，以與上述接觸插頭重疊的方式設(shè)置； 下部電極，設(shè)置在上述存儲元件的底面和上述層間絕緣膜之間及上述側(cè)壁膜和上述接觸插頭之間，電連接上述存儲元件和上述接觸插頭。
2.權(quán)利要求I所述的半導體存儲裝置，其特征在于， 從上述半導體基板的表面上方看時，上述側(cè)壁膜的外緣的形狀是與上述下部電極的外緣的形狀大致相同的形狀。
3.權(quán)利要求2所述的半導體存儲裝置，其特征在于， 從上述半導體基板的表面上方看時，上述側(cè)壁膜及上述下部電極為大致圓形，上述側(cè)壁膜及上述下部電極的中心大致一致。
4.權(quán)利要求I所述的半導體存儲裝置，其特征在于， 從上述半導體基板的表面上方看時，上述存儲元件的外緣的形狀與上述下部電極的外緣的形狀大致相似。
5.權(quán)利要求2所述的半導體存儲裝置，其特征在于， 從上述半導體基板的表面上方看時，上述存儲元件的外緣的形狀與上述下部電極的外緣的形狀大致相似。
6.權(quán)利要求4所述的半導體存儲裝置，其特征在于， 從上述半導體基板的表面上方看時，上述存儲元件及上述下部電極為大致圓形，上述存儲元件及上述下部電極的中心大致一致。
7.權(quán)利要求I到權(quán)利要求5所述的半導體存儲裝置，其特征在于， 從上述半導體基板的表面上方看時，上述存儲元件和上述接觸插頭不重疊，具有間隙部分， 上述下部電極設(shè)置在上述間隙部分。
8.權(quán)利要求I所述的半導體存儲裝置，其特征在于， 上述側(cè)壁膜是至少硅氮化膜、鋁氧化物、鋯氧化物或這些的膜的復合膜。
9.權(quán)利要求2所述的半導體存儲裝置，其特征在于， 上述側(cè)壁膜是至少硅氮化膜、鋁氧化物、鋯氧化物或這些的膜的復合膜。
10.權(quán)利要求I所述的半導體存儲裝置，其特征在于， 還包括上部電極，設(shè)置在上述存儲元件上； 上述側(cè)壁膜設(shè)置在上述上部電極的側(cè)面、上述存儲元件的側(cè)面及上述下部電極的頂面的一部分。
11.權(quán)利要求2所述的半導體存儲裝置，其特征在于，還包括上部電極，設(shè)置在上述存儲元件上； 上述側(cè)壁膜設(shè)置在上述上部電極的側(cè)面、上述存儲元件的側(cè)面及上述下部電極的頂面的一部分。
12.權(quán)利要求I所述的半導體存儲裝置，其特 征在于， 上述存儲元件包含2個磁性層和在該2個磁性層間設(shè)置的隧道阻擋膜， 上述側(cè)壁膜設(shè)置在上述隧道阻擋膜的頂面上及該隧道阻擋膜上某一方的上述磁性層的側(cè)面。
13.權(quán)利要求2所述的半導體存儲裝置，其特征在于， 上述存儲元件包含2個磁性層和在該2個磁性層間設(shè)置的隧道阻擋膜， 上述側(cè)壁膜設(shè)置在上述隧道阻擋膜的頂面上及該隧道阻擋膜上某一方的上述磁性層的側(cè)面。
14.權(quán)利要求10所述的半導體存儲裝置，其特征在于， 上述上部電極是至少Ta、氮化鈦、氮化鶴、氮化鉭、Pt、Ir、Ru、Pd或這些材料的復合膜。
15.一種半導體存儲裝置的制造方法，其特征在于，包括 在半導體基板上形成多個單元晶體管； 在多個上述單元晶體管的柵電極間埋入層間絕緣膜； 在相鄰的上述單元晶體管間，形成與處于該相鄰的單元晶體管間的擴散層電連接的接觸插頭； 在上述接觸插頭及上述層間絕緣膜上沉積下部電極的材料； 從上述半導體基板的表面上方看時，以與上述接觸插頭不重疊而與上述層間絕緣膜重疊的方式，在上述下部電極的材料上形成存儲元件； 從上述半導體基板的表面上方看時，以與上述接觸插頭及上述層間絕緣膜的兩方重疊的方式，在上述存儲元件的側(cè)面的至少一部分形成側(cè)壁膜； 以上述側(cè)壁膜為掩模，加工上述下部電極的材料，形成設(shè)置在上述存儲元件的底面和上述層間絕緣膜之間及上述側(cè)壁膜和上述接觸插頭之間的下部電極。
16.權(quán)利要求15所述的半導體存儲裝置的制造方法，其特征在于， 從上述半導體基板的表面上方看時，上述側(cè)壁膜及上述下部電極為大致圓形，上述側(cè)壁膜及上述下部電極的中心大致一致。
17.權(quán)利要求15所述的半導體存儲裝置的制造方法，其特征在于， 從上述半導體基板的表面上方看時，上述存儲元件及上述下部電極為大致圓形，上述存儲元件及上述下部電極的中心大致一致。
18.權(quán)利要求15所述的半導體存儲裝置的制造方法，其特征在于， 從上述半導體基板的表面上方看時，上述存儲元件和上述接觸插頭不重疊而具有間隙部分， 上述下部電極在上述間隙部分形成。
19.權(quán)利要求15所述的半導體存儲裝置的制造方法，其特征在于， 上述側(cè)壁膜是至少硅氮化膜、鋁氧化物、鋯氧化物或這些的膜的復合膜。
20.權(quán)利要求15所述的半導體存儲裝置的制造方法，其特征在于， 上述存儲元件包含2個磁性層和在該2個磁性層間設(shè)置的隧道阻擋膜，上述側(cè)壁膜設(shè)置在上述隧道阻擋膜的頂面上及該隧道阻擋膜上某一方的上述磁性層的側(cè)面。
全文摘要
本發(fā)明公開一種半導體存儲裝置及其制造方法。半導體存儲裝置包括半導體基板。多個單元晶體管設(shè)置在半導體基板上。接觸插頭在相鄰的單元晶體管間埋入，與處于該相鄰的單元晶體管間的擴散層電連接。層間絕緣膜埋入多個接觸插頭間。存儲元件不設(shè)置在接觸插頭的上方，而設(shè)置在層間絕緣膜的上方。側(cè)壁膜覆蓋存儲元件的側(cè)面的至少一部分，從半導體基板的表面上方看時，與接觸插頭重疊。下部電極設(shè)置在存儲元件的底面和層間絕緣膜之間及側(cè)壁膜和接觸插頭之間，電連接存儲元件和接觸插頭。
文檔編號H01L43/08GK102881821SQ20121007005
公開日2013年1月16日 申請日期2012年3月16日 優(yōu)先權(quán)日2011年7月11日
發(fā)明者金谷宏行 申請人:株式會社 東芝