專利名稱：集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別是涉及一種集成電路的制作方法。
背景技術(shù)：
CMOS (Complementary Metal Oxide Semiconductor,互補金屬氧化物)電路是指一種包含有PMOS及NMOS的半導(dǎo)體電路,它可用于形成微處理器(microprocessor)、單片機(microcontroller)、靜態(tài)隨機存儲器(SRAM)與其它數(shù)字邏輯電路。CMOS電路具有許多優(yōu)點，其中一個最顯著的優(yōu)點就是功耗很低，因此，CMOS電路得到了廣泛的應(yīng)用。CMOS電路中的PM0S、NM0S —般是形成在體硅襯底上，將這種形成在體硅襯底上的CMOS電路稱之為體硅CMOS電路。伴隨集成電路制造工藝的不斷進步，半導(dǎo)體器件的體積正變得越來越小，隨之而來的是半導(dǎo)體器件的特征尺寸逼近物理極限時所產(chǎn)生的大量問題。這使得業(yè)界開始尋找除了單純縮小器件尺寸以外的解決辦法，以進一步提高半導(dǎo)體器件的性能。SOI (Silicon OnInsulator，絕緣體上硅)技術(shù)作為一種重要的發(fā)展方向而被業(yè)界廣發(fā)研究和使用。與傳統(tǒng)體硅襯底相比，SOI襯底在頂層硅和背襯底之間引入了 一層埋入氧化層，此埋入氧化層一般為氧化硅。通過引入埋入氧化層這一絕緣體，SOI襯底具有了體硅襯底所無法比擬的優(yōu)點:可以實現(xiàn)集成電路中元器件的介質(zhì)隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應(yīng)；采用這種材料制成的集成電路，即SOI MOS電路(包含有PMOS及NMOS的半導(dǎo)體電路)，還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應(yīng)小及特別適用于低壓、低功耗電路等優(yōu)勢，因此可以說SOI技術(shù)將有可能成為深亞微米的低壓、低功耗集成電路的主流技術(shù)。但是，SOI襯底具備這些優(yōu)點的同時，會帶來散熱不良、浮體效應(yīng)等問題，以致影響S0M0S電路的性能及可靠性。因此，確有必要形成這樣一種集成電路，它既包括體硅CMOS電路，還包括SOI MOS電路，這樣，集成電路可同時具備體硅CMOS電路、SOI MOS電路的優(yōu)點，以提高整個集成電路的性能。但現(xiàn)有技術(shù)中由于體硅CMOS電路與SOI MOS電路的制程無法兼容，體硅CMOS電路、SOI MOS電路需分別在不同的半導(dǎo)體襯底，如硅片上制作，使上述集成電路的制造工藝過于繁瑣、制作周期及生產(chǎn)成本大大增加。

發(fā)明內(nèi)容
本發(fā)明要解決的問題是:同時包括體硅CMOS電路、SOI MOS電路的集成電路的制造工藝過于繁瑣、制作周期過長、生產(chǎn)成本過大。為解決這個問題，本發(fā)明首先在一個體硅襯底的局部區(qū)域形成SOI襯底，這樣同一個半導(dǎo)體襯底可同時包括體娃襯底、SOI襯底,使在同一個半導(dǎo)體襯底上同時制作體娃CMOS電路、SOI MOS電路變?yōu)榭赡?，實現(xiàn)體硅CMOS電路、SOI MOS電路制程的兼容。由于體硅CMOS電路、SOI MOS電路是形成在同一個半導(dǎo)體襯底上，集成電路中無源器件的制程也可與體硅CMOS電路、SOI MOS電路的制程兼容，簡化了制造工藝。
鑒于此，本發(fā)明提供了一種集成電路的制作方法，其包括以下制作步驟:提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括第一區(qū)域、第二區(qū)域，所述第一區(qū)域用于形成SOI MOS電路，所述第二區(qū)域用于形成體硅CMOS電路；在所述半導(dǎo)體襯底的第一區(qū)域內(nèi)形成埋入氧化層，所述埋入氧化層與所述半導(dǎo)體襯底表面具有間距；在所述半導(dǎo)體襯底的第二區(qū)域形成第一阱；同時在所述第一區(qū)域的埋入氧化層上方、第二區(qū)域的第一阱內(nèi)形成淺溝槽隔離結(jié)構(gòu)，以將SOI MOS電路、體硅CMOS電路與相鄰有源區(qū)隔絕；同時在所述第一區(qū)域及第二區(qū)域的相鄰淺溝槽隔離結(jié)構(gòu)之間形成第二阱，所述第二阱的深度小于所述第一阱的深度；同時在所述第一區(qū)域及第二區(qū)域的第二阱上形成柵極；同時在所述柵極的兩側(cè)形成源極或漏極，以同時在所述SOI MOS電路、體硅CMOS電路中形成晶體管?？蛇x的，所述埋入氧化層的形成方法包括:在所述半導(dǎo)體襯底上形成硬掩膜；在所述硬掩膜上形成圖形化光刻膠層，所述圖形化光刻膠層在對應(yīng)所述半導(dǎo)體襯底第一區(qū)域的位置形成有開口；對半導(dǎo)體襯底第一區(qū)域進行氧離子注入，在所述半導(dǎo)體襯底的第一區(qū)域內(nèi)形成埋入氧化層，所述埋入氧化層與所述半導(dǎo)體襯底表面之間具有間距。可選的，形成所述埋入氧化層之后，對所述集成電路進行退火處理?？蛇x的，所述退火處理的溫度為600°C 1000°C?？蛇x的，形成所述第一阱之前，在所述半導(dǎo)體襯底第一區(qū)域內(nèi)形成兩個深淺溝槽隔離結(jié)構(gòu)，以將體硅CMOS電路與相鄰有源區(qū)隔絕，形成所述深淺溝槽隔離結(jié)構(gòu)之后，在所述深淺溝槽隔離結(jié)構(gòu)之間形成第一阱，再在兩個深淺溝槽隔離結(jié)構(gòu)之間形成所述淺溝槽隔離結(jié)構(gòu)，所述深淺溝槽隔離結(jié)構(gòu)的深度大于所述淺溝槽隔離結(jié)構(gòu)的深度。可選的，所述半導(dǎo)體襯底還包括第三區(qū)域，所述第三區(qū)域上形成有高阻柵極?？蛇x的，所述高阻柵極的制作方法如下:在所述半導(dǎo)體襯底上沉積柵極材料層；在所述柵極材料層上形成圖形化光刻膠層，所述圖形化光刻膠層在對應(yīng)部分所述第一區(qū)域及第二區(qū)域的位置形成有開口；向位于所述開口下方的柵極材料層注入P型摻雜物或N型摻雜物；去除所述圖形化光刻膠層，所述柵極材料層在對應(yīng)所述開口及部分所述第三區(qū)域的位置形成有光刻膠層；去除沒有被所述光刻膠層覆蓋的柵極材料層，以同時在半導(dǎo)體襯底第一區(qū)域及第二區(qū)域的第二阱上形成柵極、在半導(dǎo)體襯底第三區(qū)域上形成高阻柵極。可選的，所述半導(dǎo)體襯底的電阻大于1000 Ω?？蛇x的，形成所述柵極之后，在所述半導(dǎo)體襯底上沉積金屬，以同時在所述柵極、高阻柵極、源極、漏極表面形成金屬硅化物?？蛇x的，在所述形成有晶體管的半導(dǎo)體襯底上形成金屬互連結(jié)構(gòu)，其包括:
沉積層間介質(zhì)層，在所述層間介質(zhì)層中形成分別與所述源極、漏極、高阻柵極連接的導(dǎo)電塞；在所述半導(dǎo)體襯底上依次形成第一金屬薄膜、第二金屬薄膜、第三金屬薄膜，依次對第三金屬薄膜、第二金屬薄膜、第一金屬薄膜進行刻蝕，以形成金屬互連結(jié)構(gòu)中的第一層金屬互連結(jié)構(gòu)。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點:通過在體硅襯底的局部區(qū)域形成SOI襯底，這樣同一個半導(dǎo)體襯底可同時包括體硅襯底、SOI襯底，使在同一個半導(dǎo)體襯底上同時制作體硅CMOS電路、SOI MOS電路變?yōu)榭赡埽瑢崿F(xiàn)體硅CMOS電路、SOI MOS電路制程的兼容。由于體硅CMOS電路、SOI MOS電路是形成在同一個半導(dǎo)體襯底上，集成電路中無源器件的制程也可與體硅CMOS電路、SOI MOS電路的制程兼容，簡化了制造工藝。


圖1是本發(fā)明的實施例中集成電路的制作流程圖。圖2至圖15是本發(fā)明的實施例中在制作集成電路的過程中集成電路的剖視圖。
具體實施例方式下面結(jié)合附圖，通過具體實施例，對本發(fā)明的技術(shù)方案進行清楚、完整的描述，顯然，所描述的實施例僅僅是本發(fā)明的可實施方式的一部分，而不是其全部。根據(jù)這些實施例，本領(lǐng)域的普通技術(shù)人員在無需創(chuàng)造性勞動的前提下可獲得的所有其它實施方式，都屬于本發(fā)明的保護范圍。圖1是本發(fā)明的實施例中集成電路的制作流程圖。如圖1所示，所述集成電路的制作方法包括以下步驟:S1:提供半導(dǎo)體襯底。S2:在半導(dǎo)體襯底的第一區(qū)域內(nèi)形成埋入氧化層，埋入氧化層與半導(dǎo)體襯底表面具有間距。S3:在半導(dǎo)體襯底的第二區(qū)域形成第一阱。S4:同時在半導(dǎo)體襯底第一區(qū)域的埋入氧化層上方、半導(dǎo)體襯底第二區(qū)域的第一阱內(nèi)形成淺溝槽隔離結(jié)構(gòu)，以將SOI MOS電路、體硅CMOS電路與相鄰有源區(qū)隔絕。S5:同時在半導(dǎo)體襯底第一區(qū)域及第二區(qū)域的相鄰淺溝槽隔離結(jié)構(gòu)之間形成第二阱，第二阱的深度小于第一阱的深度。S6:同時在半導(dǎo)體襯底第一區(qū)域及第二區(qū)域的第二阱上形成柵極、在半導(dǎo)體襯底第三區(qū)域上形成高阻柵極。S7:在柵極、高阻柵極的側(cè)壁形成側(cè)墻，然后在半導(dǎo)體襯底第一區(qū)域、第二區(qū)域的柵極兩側(cè)形成晶體管的源極、漏極。S8:在半導(dǎo)體襯底上沉積金屬，以同時在柵極、高阻柵極、源極、漏極表面形成金屬硅化物。S9:在形成有晶體管的半導(dǎo)體襯底上形成金屬互連結(jié)構(gòu)。下面來詳細說明集成電路的制作方法。
首先執(zhí)行步驟S1:提供半導(dǎo)體襯底。如圖2所示，提供半導(dǎo)體襯底10。半導(dǎo)體襯底10可以是常見的包括硅的半導(dǎo)體襯底，如硅片等。在本實施例中，半導(dǎo)體襯底10為硅襯底。高電阻率半導(dǎo)體襯底可降低集成電路中的電容耦合、進一步減小與半導(dǎo)體襯底相關(guān)的各種射頻損耗，因此，在本實施例中，半導(dǎo)體襯底10為高阻襯底，其電阻大于1000 Ω。半導(dǎo)體襯底10至少包括第一區(qū)域1、第二區(qū)域II，其中，第一區(qū)域I用于形成集成電路中的SOI MOS電路(包含有PMOS及NMOS的半導(dǎo)體電路)，第二區(qū)域II用于形成集成電路中的體硅CMOS電路(包含有PMOS及NMOS的半導(dǎo)體電路)。在本實施例中，半導(dǎo)體襯底10還包括第三區(qū)域III，第三區(qū)域III用于形成集成電路的無源器件。接著執(zhí)行步驟S2:在半導(dǎo)體襯底的第一區(qū)域內(nèi)形成埋入氧化層，埋入氧化層與半導(dǎo)體襯底表面具有間距。如圖3所示，在半導(dǎo)體襯底10第一區(qū)域I內(nèi)形成埋入氧化層11的目的是為了在半導(dǎo)體襯底10的第一區(qū)域I形成SOI襯底?，F(xiàn)有技術(shù)中SOI襯底的制作工藝有多種，包括SMIOX (氧離子注入法)、BESOI (硅片鍵合背面腐蝕法)、Smart-cut (智能剝離技術(shù))。在本實施例中，利用氧離子注入技術(shù)在半導(dǎo)體襯底10的第一區(qū)域I內(nèi)形成SOI襯底，其具體制作過程包括:如圖3所示，在半導(dǎo)體襯底10上形成硬掩膜12，硬掩膜12的厚度可為100A 5000A。硬掩膜12可為墊氧化層、氮化硅等合適的硬掩膜材料，其形成方法可以是熱氧化生長、化學(xué)氣相沉積(CVD)、原子層沉積(ALD)等合適的薄膜沉積工藝。然后在硬掩膜12上形成圖形化光刻膠層13，圖形化光刻膠層13在對應(yīng)半導(dǎo)體襯底10第一區(qū)域I的位置形成有開口 14，去除位于開口 14下方的硬掩膜12，即去除半導(dǎo)體襯底10第一區(qū)域I上的硬掩膜12，再去除圖形化光刻膠層13。對半導(dǎo)體襯底10第一區(qū)域I (即沒有被硬掩膜12覆蓋的半導(dǎo)體襯底10)進行氧離子注入，氧離子與半導(dǎo)體襯底10第一區(qū)域I中的硅發(fā)生反應(yīng)并生成埋入氧化層SiO2，埋入氧化層11與半導(dǎo)體襯底表面IOa具有間距。在本實施例中，埋入氧化層11與半導(dǎo)體襯底表面IOa之間的間距為0.5 μ m 2 μ m。埋入氧化層11與位于其上方及下方的半導(dǎo)體襯底10構(gòu)成SOI襯底。然而氧離子注入會對半導(dǎo)體襯底10造成相當(dāng)大的損傷，且埋入氧化層11的均勻性也不好。因此，隨后需對半導(dǎo)體襯底10進行退火處理。退火處理能幫助修復(fù)位于埋入氧化層11上方的半導(dǎo)體襯底10的損壞層并使埋入氧化層11的均勻性保持一致，使之具備良好的絕緣性能。實驗證明，當(dāng)對半導(dǎo)體襯底10進行多次退火處理時，可明顯降低位于埋入氧化層11上方的半導(dǎo)體襯底10中的缺陷。在本實施例中，退火處理的溫度為600°C 1000。。。至此，在半導(dǎo)體襯底10的第一區(qū)域I內(nèi)形成了 SOI襯底，由于半導(dǎo)體襯底第一區(qū)域I以外的區(qū)域被圖形化光刻膠層13覆蓋，因此，半導(dǎo)體襯底第一區(qū)域I以外的區(qū)域依然是體娃襯底。接著執(zhí)行步驟S3:在半導(dǎo)體襯底的第二區(qū)域形成第一阱。如圖4所示，去除硬掩膜12，然后在半導(dǎo)體襯底10上形成氧化層19，在氧化層19上形成圖形化光刻膠層15，圖形化光刻膠層15在對應(yīng)半導(dǎo)體襯底10第二區(qū)域II的位置形成有開口 16。對位于開口 16下方的半導(dǎo)體襯底10進行一次或多次(兩次或兩次以上)P型摻雜物或N型摻雜物的離子注入，以在半導(dǎo)體襯底10的第二區(qū)域II形成第一阱17。在對半導(dǎo)體襯底10第二區(qū)域II進行離子注入的過程中，離子會對半導(dǎo)體襯底10造成損傷，因此，進行離子注入之后，需對整個半導(dǎo)體襯底10進行退火處理。退火處理能修復(fù)離子注入過程中對半導(dǎo)體襯底10造成的損傷。在本實施例中，退火的溫度可為900°C 1200°C。當(dāng)然，在此步驟中，也可在半導(dǎo)體襯底10第二區(qū)域II中再形成其它阱以制作體硅CMOS電路。在本發(fā)明的另一個實施例中，在半導(dǎo)體襯底10第二區(qū)域II形成第一阱17之前，如圖5、圖8所示，可在半導(dǎo)體襯底10第二區(qū)域II內(nèi)形成兩個深淺溝槽隔離結(jié)構(gòu)18，以進一步將體硅CMOS電路與半導(dǎo)體襯底10內(nèi)的相鄰有源區(qū)隔絕。然后，在半導(dǎo)體襯底10第二區(qū)域II的兩個深淺溝槽隔離結(jié)構(gòu)18之間形成第一阱17，然后在兩個深淺溝槽隔離結(jié)構(gòu)18之間形成淺溝槽隔離結(jié)構(gòu)25，深淺溝槽隔離結(jié)構(gòu)18的深度大于第一阱17的深度，并大于淺溝槽隔離結(jié)構(gòu)25的深度。接著執(zhí)行步驟S4:同時在半導(dǎo)體襯底第一區(qū)域的埋入氧化層上方、半導(dǎo)體襯底第二區(qū)域的第一阱內(nèi)形成淺溝槽隔離結(jié)構(gòu)，以將SOI MOS電路、體硅CMOS電路與相鄰有源區(qū)隔絕。如圖6所示，去除圖形化光刻膠層15。在半導(dǎo)體襯底10的氧化層19上形成硬掩膜20，如氮化硅。然后在硬掩膜20上形成圖形化光刻膠層21，圖形化光刻膠層21在對應(yīng)半導(dǎo)體襯底部分第一區(qū)域1、第二區(qū)域II的位置形成有開口 22。對位于開口 22下方的硬掩膜20、氧化層19、半導(dǎo)體襯底10進行刻蝕，以同時在半導(dǎo)體襯底第一區(qū)域I的埋入氧化層11上方、半導(dǎo)體襯底第二區(qū)域II的第一阱17內(nèi)形成淺溝槽23。如圖7所示，去除圖形化光刻膠層21。在半導(dǎo)體襯底10上沉積氧化物層24，以填充淺溝槽23。對氧化物層24進行化學(xué)機械拋光(CMP)處理，在對氧化物層24進行化學(xué)機械拋光處理的過程中，硬掩膜20用作拋光阻擋層。如圖8所示，去除硬掩膜20，在半導(dǎo)體襯底第一區(qū)域I的埋入氧化層11上方、半導(dǎo)體襯底第二區(qū)域II的第一阱17內(nèi)形成淺溝槽隔離結(jié)構(gòu)25。形成的淺溝槽隔離結(jié)構(gòu)25用于將SOI MOS電路、體硅CMOS電路與半導(dǎo)體襯底10內(nèi)的相鄰有源區(qū)隔絕(深淺溝槽隔離結(jié)構(gòu)可進一步將體硅CMOS電路與半導(dǎo)體襯底內(nèi)的相鄰有源區(qū)隔絕)。當(dāng)然，在此步驟中，半導(dǎo)體襯底第一區(qū)域I的埋入氧化層11上方、半導(dǎo)體襯底第二區(qū)域II的第一阱17內(nèi)形成的淺溝槽隔離結(jié)構(gòu)25數(shù)量不限于兩個，其數(shù)量可以是三個或以上，這樣在后續(xù)步驟S5中可形成多個第二阱。當(dāng)半導(dǎo)體襯底第一區(qū)域1、第二區(qū)域II內(nèi)的淺溝槽隔離結(jié)構(gòu)25數(shù)量為三個或以上時，位于第一區(qū)域1、第二區(qū)域II最兩端的淺溝槽隔離結(jié)構(gòu)25用于將SOI MOS電路、體硅CMOS電路與半導(dǎo)體襯底10內(nèi)的相鄰有源區(qū)隔絕。接著執(zhí)行步驟S5:同時在半導(dǎo)體襯底第一區(qū)域及第二區(qū)域的相鄰淺溝槽隔離結(jié)構(gòu)之間形成第二阱，第二阱的深度小于第一阱的深度。如圖9所示，對半導(dǎo)體襯底第一區(qū)域I及第二區(qū)域II的相鄰淺溝槽隔離結(jié)構(gòu)25之間的區(qū)域進行P型摻雜物或N型摻雜物的離子注入，以同時在半導(dǎo)體襯底第一區(qū)域I及第二區(qū)域II的相鄰淺溝槽隔離結(jié)構(gòu)25之間形成第二阱26，第二阱26的深度小于第一阱17的深度。接著執(zhí)行步驟S6:同時在半導(dǎo)體襯底第一區(qū)域及第二區(qū)域的第二阱上形成柵極、在半導(dǎo)體襯底第三區(qū)域上形成高阻柵極。如圖10所示，在半導(dǎo)體襯底10上沉積柵極材料層27，其材質(zhì)為多晶硅。在柵極材料層27上形成圖形化光刻膠層28，圖形化光刻膠層28在對應(yīng)部分第一區(qū)域I及第二區(qū)域II的位置形成有開口 29，開口 29用于定義SOI MOS電路、體硅CMOS電路中晶體管柵極區(qū)域。向位于開口 29下方的柵極材料層27注入P型摻雜物或N型摻雜物。如圖11所示，去除圖形化光刻膠層28，在半導(dǎo)體襯底10上再次形成圖形化光刻膠層30，柵極材料層27在對應(yīng)開口 29及部分第三區(qū)域III的位置覆蓋有光刻膠層。如圖12所示，去除沒有被圖形化光刻膠層30覆蓋的柵極材料層27，以同時在半導(dǎo)體襯底第一區(qū)域I及第二區(qū)域II的第二阱26上形成柵極31、在半導(dǎo)體襯底第三區(qū)域III上形成高阻柵極32。然后去除圖形化光刻膠層30。由于第三區(qū)域III的高阻柵極32沒有注入過P型摻雜物或N型摻雜物，因此，其電阻值很大，可用作集成電路中的具有較高品質(zhì)因素的無源器件。集成電路中無源器件的品質(zhì)因素(quality factor)是衡量集成電路好壞的一個重要標準，品質(zhì)因素用來描述器件或電路存儲能量的效率，當(dāng)器件或電路的品質(zhì)因素越聞時，表不其損耗的功率越少。且聞阻柵極32是在晶體管柵極的制作過程中同步形成的，不需利用額外的制作工藝，減少了生產(chǎn)成本。接著執(zhí)行步驟S7:在柵極、高阻柵極的側(cè)壁形成側(cè)墻，然后在半導(dǎo)體襯底第一區(qū)域、第二區(qū)域的柵極兩側(cè)形成晶體管的源極、漏極。如圖13所示，在半導(dǎo)體襯底10上形成圖形化光刻膠層33，在半導(dǎo)體襯底10的不需形成源極、漏極的區(qū)域上覆蓋光刻膠層，然后注入P型摻雜物或N型摻雜物，即可同時在第一區(qū)域I及第二區(qū)域II的柵極31兩側(cè)形成晶體管的源極、漏極34。至此，半導(dǎo)體襯底10第一區(qū)域I的SOI MOS電路中的晶體管形成，半導(dǎo)體襯底10第二區(qū)域II的體硅CMOS電路中的晶體管形成。由于SOI MOS電路、體硅CMOS電路是在同一個半導(dǎo)體襯底中制作形成，在集成電路中形成晶體管之后，還可在半導(dǎo)體襯底10第一區(qū)域I的SOI MOS電路、第二區(qū)域II的體娃CMOS電路中同時形成其它半導(dǎo)體兀件，在本實施例中，不 列舉了。接著執(zhí)行步驟S8:在半導(dǎo)體襯底上沉積金屬，以同時在柵極、高阻柵極、源極、漏極表面形成金屬娃化物。如圖14所示，去除圖形化光刻膠層33，可利用濺射工藝在半導(dǎo)體襯底10上沉積一層金屬，如鈦、鈷等，在高溫條件下，鈦、鈷等金屬能與半導(dǎo)體襯底10中的硅發(fā)生反應(yīng)并形成金屬硅化物35。用化學(xué)方法刻蝕掉沒有發(fā)生反應(yīng)的金屬，金屬硅化物35則留在了柵極31、高阻柵極32、源極、漏極34表面。金屬硅化物35具有許多作用，其作用之一是使得半導(dǎo)體襯底10中的硅能與隨后淀積的導(dǎo)電材料更為緊密的結(jié)合在一起。接著執(zhí)行步驟S9:在形成有晶體管的半導(dǎo)體襯底上形成金屬互連結(jié)構(gòu)。在半導(dǎo)體襯底10中形成所需半導(dǎo)體元件(包括有源器件、無源器件)之后，需在半導(dǎo)體襯底10中形成金屬互連結(jié)構(gòu)，以將半導(dǎo)體元件連接成電路。如圖15所不,在半導(dǎo)體襯底10上形成層間介質(zhì)層36,如氧化娃,對層間介質(zhì)層36進行化學(xué)機械拋光(CMP)處理。然后對層間介質(zhì)層36進行刻蝕，以在層間介質(zhì)層36中形成通孔，這些通孔定義了金屬互連的路徑形式。在通孔的底部及側(cè)壁上沉積阻擋金屬層，如氮化鈦，以防止金屬互連結(jié)構(gòu)中導(dǎo)電塞內(nèi)的金屬擴散。在半導(dǎo)體襯底10上沉積互連金屬，如鋁、鎢等，以使通孔被互連金屬填充，然后對互連金屬、阻擋金屬層進行化學(xué)機械拋光處理，形成導(dǎo)電塞37。導(dǎo)電塞37與高阻柵極32、源極、漏極34連接。在半導(dǎo)體襯底10上形成第一金屬薄膜38，如鈦等。然后在第一金屬薄膜38上依次沉積第二金屬薄膜39、第三金屬薄膜40，第二金屬薄膜39可以是銅鋁合金，第三金屬薄膜40可以是氮化鈦，對第三金屬薄膜40、第二金屬薄膜39、第一金屬薄膜38進行刻蝕，以形成三明治金屬結(jié)構(gòu)41。至此，金屬互連結(jié)構(gòu)中的第一層金屬互連形成。第一層金屬互連形成之后，可在高阻柵極32上方的三明治金屬結(jié)構(gòu)41上在沉積氧化硅層42，然后在氧化硅層42上形成金屬層43,這樣,三明治金屬結(jié)構(gòu)41中的第三金屬薄膜40、氧化娃層42、金屬層43構(gòu)成金屬電容(MM) 44。金屬電容44與高阻柵極32連接，構(gòu)成RC電路。在第一層金屬互連結(jié)構(gòu)之上還可形成其它無源器件，如電感等，在此不一一舉例。還可繼續(xù)在第一層金屬互連結(jié)構(gòu)上再形成第二層金屬互連結(jié)構(gòu)、第三金屬層互連結(jié)構(gòu)等，直至整個金屬互連結(jié)構(gòu)形成。半導(dǎo)體襯底10中的金屬互連結(jié)構(gòu)形成之后，可利用半導(dǎo)體封裝技術(shù)將多個半導(dǎo)體襯底封裝在一起以形成一個完整的集成電路。在本實施例中，可利用娃通孔(throughsilicon via, TSV)技術(shù)將多個半導(dǎo)體襯底封裝在一起。TSV技術(shù)具有很多優(yōu)點，如比打線接合封裝技術(shù)具有更短的互連路徑、更低的電阻與電感、能夠以更低的成本有效提高系統(tǒng)的整合度與效能等等。TSV技術(shù)可分為先通孔(via first)、后通孔(via last)兩種技術(shù),其基本原理是在晶片或芯片上以刻蝕或鐳射方式形成小孔，使其能通過晶片或芯片，再用銅、多晶硅、鎢等物質(zhì)填充小孔，從而形成一條條用作連接的通道，最后將晶片或芯片磨薄，將多個晶片或芯片加以堆疊、結(jié)合(bonding),從而完成封裝。需要說明的是，本發(fā)明中集成電路的結(jié)構(gòu)并不僅僅限于本發(fā)明給出的實施例，其它常見的能同時在SOI MOS電路、體硅CMOS電路中形成的半導(dǎo)體元件也在本發(fā)明的保護范圍之內(nèi)。綜上所述，本發(fā)明具有以下優(yōu)點:通過在體硅襯底的局部區(qū)域形成SOI襯底，這樣同一個半導(dǎo)體襯底可同時包括體硅襯底、SOI襯底，使在同一個半導(dǎo)體襯底上同時制作體硅CMOS電路、SOI MOS電路變?yōu)榭赡埽瑢崿F(xiàn)體硅CMOS電路、SOI MOS電路制程的兼容。由于體硅CMOS電路、SOI MOS電路是形成在同一個半導(dǎo)體襯底上，集成電路中無源器件的制程也可與體硅CMOS電路、SOI MOS電路的制程兼容，簡化了制造工藝。上述通過實施例的說明，應(yīng)能使本領(lǐng)域?qū)I(yè)技術(shù)人員更好地理解本發(fā)明，并能夠再現(xiàn)和使用本發(fā)明。本領(lǐng)域的專業(yè)技術(shù)人員根據(jù)本文中所述的原理可以在不脫離本發(fā)明的實質(zhì)和范圍的情況下對上述實施例作各種變更和修改是顯而易見的。因此，本發(fā)明不應(yīng)被理解為限制于本文所示的上述實施例，其保護范圍應(yīng)由所附的權(quán)利要求書來界定。下面結(jié)合附圖，通過具體實施例，對本發(fā)明的技術(shù)方案進行清楚、完整的描述，顯然，所描述的實施例僅僅是本發(fā)明的可實施方式的一部分，而不是其全部。根據(jù)這些實施例，本領(lǐng)域的普通技術(shù)人員在無需創(chuàng)造性勞動的前提下可獲得的所有其它實施方式，都屬于本發(fā)明的保護范圍。
權(quán)利要求
1.一種集成電路的制作方法，其特征在于，包括以下制作步驟: 提供半導(dǎo)體襯底，所述半導(dǎo)體襯底包括第一區(qū)域、第二區(qū)域，所述第一區(qū)域用于形成SOI MOS電路，所述第二區(qū)域用于形成體硅CMOS電路； 在所述半導(dǎo)體襯底的第一區(qū)域內(nèi)形成埋入氧化層，所述埋入氧化層與所述半導(dǎo)體襯底表面具有間距； 在所述半導(dǎo)體襯底的第二區(qū)域形成第一阱； 同時在所述第一區(qū)域的埋入氧化層上方、第二區(qū)域的第一阱內(nèi)形成淺溝槽隔離結(jié)構(gòu)，以將SOI MOS電路、體硅CMOS電路與相鄰有源區(qū)隔絕； 同時在所述第一區(qū)域及第二區(qū)域的相鄰淺溝槽隔離結(jié)構(gòu)之間形成第二阱，所述第二阱的深度小于所述第一阱的深度； 同時在所述第一區(qū)域及第二區(qū)域的第二阱上形成柵極； 同時在所述柵極的兩側(cè)形成源極或漏極，以同時在所述SOI MOS電路、體硅CMOS電路中形成晶體管。
2.根據(jù)權(quán)利要求1所述的集成電路的制作方法，其特征在于，所述埋入氧化層的形成方法包括: 在所述半導(dǎo)體襯底上形成硬掩膜； 在所述硬掩膜上形成圖形化光刻膠層，所述圖形化光刻膠層在對應(yīng)所述半導(dǎo)體襯底第一區(qū)域的位置形成有開口； 去除位于所述開口下方的硬掩膜，然后去除所述圖形化光刻膠層，對半導(dǎo)體襯底第一區(qū)域進行氧離子注入，在所述半導(dǎo)體襯底的第一區(qū)域內(nèi)形成埋入氧化層，所述埋入氧化層與所述半導(dǎo)體襯底表面之間具有間距。
3.根據(jù)權(quán)利要求2所述的集成電路的制作方法，其特征在于，形成所述埋入氧化層之后，對所述集成電路進行退火處理。
4.根據(jù)權(quán)利要求3所述的集成電路的制作方法，其特征在于，所述退火處理的溫度為600℃ 1000℃。
5.根據(jù)權(quán)利要求1所述的集成電路的制作方法，其特征在于，形成所述第一阱之前，在所述半導(dǎo)體襯底第一區(qū)域內(nèi)形成兩個深淺溝槽隔離結(jié)構(gòu)，以將體硅CMOS電路與相鄰有源區(qū)隔絕，形成所述深淺溝槽隔離結(jié)構(gòu)之后，在所述深淺溝槽隔離結(jié)構(gòu)之間形成第一阱，再在兩個深淺溝槽隔離結(jié)構(gòu)之間形成所述淺溝槽隔離結(jié)構(gòu)，所述深淺溝槽隔離結(jié)構(gòu)的深度大于所述淺溝槽隔離結(jié)構(gòu)的深度。
6.根據(jù)權(quán)利要求1所述的集成電路的制作方法，其特征在于，所述半導(dǎo)體襯底還包括第三區(qū)域，所述第三區(qū)域上形成有高阻柵極。
7.根據(jù)權(quán)利要求6所述的集成電路的制作方法，其特征在于，所述高阻柵極的制作方法如下: 在所述半導(dǎo)體襯底上沉積柵極材料層； 在所述柵極材料層上形成圖形化光刻膠層，所述圖形化光刻膠層在對應(yīng)部分所述第一區(qū)域及第二區(qū)域的位置形成有開口 ； 向位于所述開口下方的柵極材料層注入P型摻雜物或N型摻雜物； 去除所述圖形化光刻膠層，所述柵極材料層在對應(yīng)所述開口及部分所述第三區(qū)域的位置形成有光刻膠層； 去除沒有被所述光刻膠層覆蓋的柵極材料層，以同時在半導(dǎo)體襯底第一區(qū)域及第二區(qū)域的第二阱上形成柵極、在半導(dǎo)體襯底第三區(qū)域上形成高阻柵極。
8.根據(jù)權(quán)利要求1所述的集成電路的制作方法，其特征在于，所述半導(dǎo)體襯底的電阻大于1000 Ω。
9.根據(jù)權(quán)利要求6所述的集成電路的制作方法，其特征在于，形成所述柵極之后，在所述半導(dǎo)體襯底上沉積金屬，以同時在所述柵極、高阻柵極、源極、漏極表面形成金屬硅化物。
10.根據(jù)權(quán)利要求6所述的集成電路的制作方法，其特征在于，在所述形成有晶體管的半導(dǎo)體襯底上形成金屬互連結(jié)構(gòu)，其包括: 沉積層間介質(zhì)層，在所述層間介質(zhì)層中形成分別與所述源極、漏極、高阻柵極連接的導(dǎo)電塞； 在所述半導(dǎo)體襯底上依次形成第一金屬薄膜、第二金屬薄膜、第三金屬薄膜，依次對第三金屬薄膜、第二金屬薄膜、第一金屬薄膜進行刻蝕，以形成金屬互連結(jié)構(gòu)中的第一層金屬互 連結(jié)構(gòu)。
全文摘要
本發(fā)明提供了一種集成電路的制作方法，該集成電路包括體硅CMOS電路、SOI MOS電路。通過在體硅襯底的局部區(qū)域形成SOI襯底，這樣同一個半導(dǎo)體襯底可同時包括體硅襯底、SOI襯底，使在同一個半導(dǎo)體襯底上同時制作體硅CMOS電路、SOI MOS電路變?yōu)榭赡?，實現(xiàn)體硅CMOS電路、SOI MOS電路制程的兼容。由于體硅CMOS電路、SOI MOS電路是形成在同一個半導(dǎo)體襯底上，集成電路中無源器件的制程也可與體硅CMOS電路、SOI MOS電路的制程兼容，簡化了制造工藝。
文檔編號H01L21/8238GK103187351SQ201110446090
公開日2013年7月3日 申請日期2011年12月27日 優(yōu)先權(quán)日2011年12月27日
發(fā)明者李海艇, 黃河, 劉煊杰 申請人:中芯國際集成電路制造(上海)有限公司