專利名稱：集成電路的cdm esd保護的制作方法
集成電路的CDM ESD保護技術(shù)領(lǐng)域[00011本發(fā)明一般地涉及靜電放電(ESD)保護電路系統(tǒng)領(lǐng) 域，尤其涉及相對于集成電路(IC)的保護電路系統(tǒng)中帶電器件模 型(CDM)應力情況的改進。
背景技術(shù)：
[0002集成電路(IC)和其他半導體器件對于可能由與ESD事 件相聯(lián)系而產(chǎn)生的高電壓非常敏感。因而，靜電放電(ESD)保護電 路系統(tǒng)對于集成電路是必需的。ESD事件通常由高電壓電勢(典型 地，幾千伏)的放電產(chǎn)生并且導致短持續(xù)時間(典型地，100納秒) 的高電流(幾安培)的脈沖。ESD事件可以在IC內(nèi)發(fā)生，例如，通 過人與IC的導線接觸或者通過在IC的其他導線中正在放電的帶電 機械。在集成電路安裝到產(chǎn)品中的過程中，這些靜電放電可能破壞或 損害IC的功能，從而需要對產(chǎn)品進行昂責的修理，這可以通過提供 用于耗散IC可能承受的靜電放電的機構(gòu)而避免。當IC自身帶電 時，放電甚至可以通過IC襯底的單個引腳發(fā)生。這種類型的應力模 擬為帶電器件模型(CDM)。[00031存在制造IC的各種類型的物理和化學處理。存在具有許 多不同處理選擇的許多不同處理。在許多情況下，這些處理選擇的一 個或多個能夠形成隔離阱。當能夠在阱與襯底之間形成電壓差時，阱 認為是'隔離的，.[00041為了保護IC免受ESD,存在許多不同類型的箝位電路。 通常，這些箝位電路在正常操作期間表現(xiàn)出低泄漏(即非常高的電阻 率)，并且在ESD期間表現(xiàn)出低電阻率。這些箝位電路連接到電源 焊墊和/或IO焊墊。連接到外部引腳的任何焊墊(pad)應當具有附
著到它的某種類型的ESD箝位電路。而且，甚至芯片內(nèi)部的一些引 腳需要某種ESD保護。引腳的一些典型實例是連接在不同電源域之 間的驅(qū)動器和接收器。[0005美國專利6,885,529號公開一種使用深N阱結(jié)構(gòu)解決 CDM威脅的CDM保護設(shè)計。在該專利中，因為功能器件直接位于 襯底內(nèi)(而不是位于隔離阱中)，因此CDM威脅被引入。在CDM 條件下，襯底充滿許多靜電電荷。該問題通過引入隔離阱將功能器件 與村底隔離而解決。功能器件位于所述隔離阱內(nèi)，使得襯底中的電荷 不會損壞功能器件。襯底與焊墊之間放置箝位電路以使襯底放電。 US 6，885，529陳述功能器件位于其中的隔離阱中的電荷"太少以至于 不能損壞柵極氧化物"。但是這并不是真實的。雖然電荷數(shù)目有限， 但是它們可以損壞柵極氧化物。[0006圖1A示出用于CDM ESD保護的集成電路100的現(xiàn)有技 術(shù)橫截面圖。電路100包括輕摻雜區(qū)，例如第一導電型的P襯底 102，以及第一輕摻雜區(qū)，例如第二導電型的深N阱108和N阱 110。電路還包括第二輕摻雜隔離區(qū)106，優(yōu)選地在第一輕摻雜區(qū)深 N阱108和N阱110中形成的第一導電型的P阱。因此，如圖1A中 所示，區(qū)域110優(yōu)選地在隔離區(qū)106周圍形成環(huán)形結(jié)構(gòu)，并且與N 阱區(qū)108—起將P阱區(qū)106與襯底102隔離。[0007返回參考圖1A，電路還包括半導體器件104例如晶體 管，示范性的MOSFET，如圖1A中所示。晶體管104優(yōu)選地在第 二輕摻雜隔離區(qū)106，即笫一導電型的隔離P阱中形成。晶體管104 包括第一重摻雜區(qū)104a、第二重摻雜區(qū)104b以及柵極104c。柵極連 接到靈敏節(jié)點118，例如導向電路100外部的外圍的輸入/輸出 (I/O)焊墊。在圖1A的情況下，晶體管104包括第二導電型的第 一重摻雜區(qū)N+ 104a以及在第一導電型的隔離阱106中形成的同樣笫 二導電型的第二重摻雜區(qū)N+ 104b。[0008如圖1A中的實例情況所示，N阱110和深N阱耦合到 第一電源，即第一電壓電勢122,例如VDD。 P襯底102通過重摻雜
區(qū)P+120連接到第二電源，即第二電壓電勢124，例如接地。隔離P 阱區(qū)106通過核心電路系統(tǒng)114連接到第二電勢124。因此，增加重 摻雜區(qū)P+ 116。區(qū)域116將在隔離區(qū)106與核心電路系統(tǒng)114之間 形成低歐姆通路。晶體管104優(yōu)選地通過核心電路系統(tǒng)114連接到電 勢122和124。核心電路系統(tǒng)114可以優(yōu)選地是晶體管、電阻器、電 感器、電容器、金屬等。因此放置核心電路系統(tǒng)114以滿足正常操作 的需求并且它的功能取決于應用。[0009另外如圖1A中所示，表示為二極管126的箝位電路置于 靈敏節(jié)點、I/O焊墊118以及電源122或124之間。增加二極管以對 于ESD應力保護柵極104c。雖然該圖中沒有顯示，但是其他ESD保 護元件例如局部箝位電路可以優(yōu)選地置于節(jié)點118與電源122或124 之間。如下面在這里描述的，CDM應力條件下的故障對于該圖是可 能的。[0010參考圖IB, 1C和1D，顯示圖1A的IC電路100的工作 實例。具體地，圖1B示出對CDM之前圖1A的IC電路100的 CDM的說明。在CDM事件發(fā)生之前，IC充電。這意味著電荷132 (即對于正CDM為正電荷，對于負CDM為負電荷)在IC100上各 處存儲，從而也在隔離p阱區(qū)106中。在CDM期間，P襯底102和 深N阱108內(nèi)部的電荷典型地具有到電源線122和124的低電阻通 路。所以，如圖1C中所示，在CDM期間，來自P襯底102和深N 阱108的電荷132典型地可以容易地流到電源線122或124。但是， 如圖1D中所示，該情況對于隔離P阱區(qū)106內(nèi)部的電荷132不會發(fā) 生。取決于核心電路系統(tǒng)114的電阻率、柵極氧化物的厚度以及 CDM應力級別，這些電荷132將或者流過核心電路系統(tǒng)114或者流 過柵極氧化物104c。如果電荷132流過核心電路系統(tǒng)114， IC100的 損壞因為來自核心電路系統(tǒng)114的無效ESD保護是可能的。如果電 荷132流過柵極氧化物，IC 100的損壞也幾乎是肯定的。如圖1D中 所示，柵極104c的柵極氧化物將被損壞。因此，這些隔離阱，例如 P阱隔離區(qū)106可以在CDM應力期間造成對IC 100的威脅。
[0011因此，在本領(lǐng)域中存在提供改進的靜電放電(ESD)保 護電路系統(tǒng)，特別是相對于集成電路(IC)的保護電路系統(tǒng)中帶電 器件模型(CDM)應力情況的改進的需求。


[0012j圖1A描繪用于CDM ESD保護的集成電路的現(xiàn)有技術(shù)橫 截面圖的圖示。[0013圖1B描繪當芯片帶電時，圖1A的說明性現(xiàn)有技術(shù)橫截 面圖。[0014圖1C描繪CDM期間圖1A的說明性現(xiàn)有技術(shù)橫截面圖。[0015圖1D描繪CDM期間圖1A的說明性現(xiàn)有技術(shù)橫截面圖。[0016圖2A描繪根據(jù)本發(fā)明一種實施方案具有CDM ESD保護 的集成電路的說明性橫截面圖。10017圖2B描繪根據(jù)本發(fā)明實施方案在CDM期間圖2A的i兌 明性橫截面圖。[00181圖2C描繪根據(jù)本發(fā)明備選實施方案圖2A的說明性實例 橫截面圖。[0019圖2D描繪根據(jù)本發(fā)明另一種備選實施方案圖2A的說明 性橫截面圖。[0020圖2E描繪參考本發(fā)明的圖2A的另一種備選實施方案的 說明性橫截面圖。發(fā)明內(nèi)容[0021在本發(fā)明的一種實施方案中，提供一種具有帶電器件模 型(CDM)靜電放電(ESD)保護的電路，包括襯底，與襯底隔離 的半導體器件，以及耦合到器件從而釋放位于器件中的電荷的ESD箝位器件。
0022在本發(fā)明的一種優(yōu)選實施方案中，提供一種具有帶電器 件模型(CDM)靜電放電(ESD)保護的電路，包括第一導電型的 襯底，在襯底內(nèi)形成的第二導電型的第一輕摻雜區(qū)，以及在第一輕摻 雜區(qū)內(nèi)形成的第二輕摻雜區(qū)。第二輕摻雜區(qū)具有第一導電型。該電路 還包括在第二輕摻雜區(qū)中形成的半導體器件以及耦合在第二輕摻雜區(qū) 與參考節(jié)點之間的ESD箝位器件。
具體實施方式
[00231本發(fā)明涉及一種通過將另外的ESD箝位電路連接到隔離 阱(或結(jié))以增加IC的CDM性能的技術(shù)。圖2A示出根據(jù)本發(fā)明 一種實施方案用于CDM ESD保護的集成電路IC 200的橫截面圖。 IC 200示出在隔離P阱區(qū)106中形成的晶體管104的橫截面圖，深 N阱108和N阱110在隔離區(qū)周圍形成環(huán)形結(jié)構(gòu)從而將P阱區(qū)106 與P襯底104隔離/分離。此外，另外的ESD箝位電路202耦合到隔 離P阱106,如圖2A中所示。具體地，ESD箝位電路202置于隔離 P阱106與參考節(jié)點之間。參考節(jié)點的選擇取決于正常操作需求，例 如噪聲、交叉耦合和其他ESD要素。對于ESD優(yōu)選地以及在圖2A 的該實例中，到隔離阱106的端子通過ESD箝位電路202耦合到笫 二電勢124 (即參考節(jié)點)。取決于正常操作需求，ESD箝位電路 202可以優(yōu)選地包括下面中的一個SCR (具有或不具有觸發(fā)器 件)、MOS、 二極管、電阻器或其它元件。如上面討論的， 一種實 施方式是第二電勢124是接地線路的一個。但是，存在隔離阱106耦 合到除了接地電勢124之外的另一個地的許多情況。因為正常操作需 求，例如噪聲，因此這是優(yōu)選的。現(xiàn)在，隔離阱106的電壓幾乎等于 第二電勢124，所以串聯(lián)的一個或多個二極管可以用作ESD箝位電 路202。但是，也存在隔離阱106與笫二電勢124之間的電壓差在正 常操作期間較大的其他可能情況，或者存在一些其他更苛刻的需求。 在那些情況下，其他元件例如SCR、晶體管、電阻器、電容器或電 感器優(yōu)選地用作ESD箝位電路202以去除隔離P阱106的電荷。
00241參考圖2B，示出根據(jù)本發(fā)明實施方案在CDM期間圖2A 的IC 200的橫截面圖。如圖2B中所示，增加ESD箝位電路202以 從隔離P阱106中去除電荷。因此，在CDM期間，如圖2B中所 示，使隔離P阱106中的電荷132能夠流過專用ESD通路，即經(jīng)過 ESD箝位電路202,以防止對核心電路系統(tǒng)114或柵極氧化物的損 壞，從而避免對IC 100的損壞。如先前在圖1C中所示，襯底102 中和N阱llO (以及深N阱108)中的電荷將分別容易地流到節(jié)點電 勢124和122。在ESD放電的初始階段中，電荷將保持在隔離阱106 中。因為襯底102與一側(cè)的N阱110和另一側(cè)的隔離P阱106之間 放電的差異，電壓差將在I/O焊墊118與襯底102之間形成。在現(xiàn)有 技術(shù)中，建立的電壓將足夠大以至于損壞柵極，但是在本發(fā)明中， ESD箝位電路202將在柵極氧化物損壞或核心電路系統(tǒng)114故障之 下的電壓導通。箝位電路202的觸發(fā)將進一步限制在柵極氧化物上建 立的電壓，從而保護它，并且將隔離阱106的電荷釋放到參考節(jié)點 (即圖2A和圖2B中的節(jié)點電勢124)，然后最終釋放到I/O焊墊 118。0025注意本發(fā)明并不局限于ESD箝位電路202的放置。圖 2C顯示ESD箝位電路202放置在隔離P阱106與第一電勢122而不 是第二電勢124之間的情況下的圖2A的IC 200的實例橫截面圖。 因此，在圖2C的該實例中，到隔離阱106的端子通過ESD箝位電 路202耦合到第一電勢122 (即參考節(jié)點)。對于負CDM，這可以 是有利的，使得如果靈敏節(jié)點的ESD保護僅包括ESD 二極管126a 和126b而不包括本地箝位電路，圖2B中的電荷將流到第二電勢 124。電源箝位電路(沒有顯示)總是位于第一電勢122和第二電勢 124之間。因此，圖2B中的電荷將需要行進通過電源箝位電路到第 一電勢122，然后它們將通過二極管126a到I/O焊墊118。但是，在 本發(fā)明的該實施方案中，電荷將直接流到第一電勢122，而不再需要 經(jīng)過電源箝位電路。在柵極104c上建立的電壓現(xiàn)在將降低，即具有 較低電阻通路。
00261參考圖2D,顯示將本發(fā)明用于IC核心內(nèi)部的隔離阱的 圖2A的IC 200的說明性實例橫截面圖。在該實例中，隔離阱，即P 阱106位于IC 100的核心中，而不是如圖2A中所示的外圍中。在 現(xiàn)有技術(shù)中，在CDM應力期間，內(nèi)部節(jié)點可以與隔離阱106不同的 速度放電，這像在I/O焊墊118中一樣形成在柵極104c上建立的電 壓。所以，為了防止柵極損壞，在本實施方案中，隔離阱106中的電 荷優(yōu)選地也使用耦合到另一個內(nèi)部節(jié)點的ESD箝位電路202釋放。 圖2D中的一個實例顯示另一個內(nèi)部節(jié)點是電勢中的一個，即如圖 2A中描述的第二電勢124。因此，在該申請中，襯底102和隔離阱 106的電荷將以相同的速率釋放。雖然，如本實施方案的圖2D中所 示，晶體管104的柵極104c連接到核心電路系統(tǒng)114，但它也可以 優(yōu)選地連接到內(nèi)部節(jié)點。[0027現(xiàn)在參考圖2E，顯示利用保護另一個器件(例如電容) 的圖2A的IC 200的說明性實例橫截面圖，用來顯示本發(fā)明中描述 的技術(shù)優(yōu)點。因此，隔離阱106不能放電并且將損壞器件的問題并不 僅僅局限于晶體管。圖2E示出隔離阱內(nèi)的器件，即器件106是電容 204，而不是晶體管104的情況。ESD箝位電路202顯示耦合在電勢 節(jié)點124與隔離P阱106之間。在該情況下，到隔離阱106 (和 204a)的連接不是獨立抽頭116，而是器件的一部分。電荷將在應力 期間通過抽頭區(qū)204a (或者甚至通過204b,在該情況下這兩個抽頭 耦合在一起)流到ESD箝位電路202。此外，電荷將流到在該圖中 作為輸出的電勢Vss 124。如在前述實施方案中描述的，當電荷已經(jīng) 達到該電勢時，它們可以流到芯片內(nèi)部的應力引腳(沒有顯示)。注 意本領(lǐng)域技術(shù)人員可以利用許多其他器件來利用上述發(fā)明技術(shù)是重要的。[00281雖然本發(fā)明對于NMOS元件進行了說明，但本領(lǐng)域技術(shù) 人員將認識到可以優(yōu)選地利用PMOS結(jié)構(gòu)器件。此外，本發(fā)明并不 局限于隔離P阱的使用。如本發(fā)明中描述的，與Vss或Vdd總線隔 離或者僅通過某種核心電路系統(tǒng)連接到那些總線的任何阱都需要保護。[0029除了使用深n阱(或掩埋層)的技術(shù)之外這種保護可以 適用的典型情況是絕緣體上硅(SOI)集成電路的情況，其中晶體管 的主體區(qū)容易與Vss和Vdd總線隔離，因為在晶體管的主體區(qū)(即 阱)與接地連接之間不存在襯底連接。其他處理例如使用許多隔離阱 的雙極型技術(shù)(BCD, HV技術(shù))。[0030雖然已經(jīng)在這里顯示并詳細描述了包括本發(fā)明的教導的 各種實施方案，但是本領(lǐng)域技術(shù)人員可以容易地設(shè)計仍然包括這些教 導的許多其他變化的實施方案，而不背離本發(fā)明的本質(zhì)和范圍。
權(quán)利要求
1. 一種具有帶電器件模型(CDM)靜電放電(ESD)保護的電路，包括襯底；與襯底隔離的半導體器件；耦合到器件從而釋放位于器件中的電荷的ESD箝位電路，其中所述箝位電路當在器件中建立電壓時觸發(fā)。
2. 根據(jù)權(quán)利要求1的電路，其中ESD箝位電路器件包括 SCR、晶體管、二極管、電阻器、電容器或電感器中的至少一個。
3. 根據(jù)權(quán)利要求1的電路，其中所述半導體器件包括具有源 極、漏極和柵極的MOSFET，其中所述柵極連接到電路外部的I/O 焊墊。
4. 根據(jù)權(quán)利要求1的電路，其中所述半導體器件包括具有源 極、漏極和柵極的MOSFET，其中所述柵極連接到內(nèi)部節(jié)點。
5. 根據(jù)權(quán)利要求1的電路，其中所述半導體器件包括內(nèi)部連接 到電路的電容。
6. 根據(jù)權(quán)利要求1的電路，其中所述ESD箝位電路耦合到電源。
7. —種具有帶電器件模型(CDM)靜電放電(ESD)保護的電 路，包括第一導電型的襯底；在襯底內(nèi)形成的第二導電型的第一輕摻雜區(qū)； 在第一輕摻雜區(qū)內(nèi)形成的第二輕摻雜區(qū)，所述第二輕摻雜區(qū)具有 第一導電型；在第二輕摻雜區(qū)中形成的半導體器件；耦合在第二輕摻雜區(qū)與參考節(jié)點之間從而釋放位于器件中的電荷 的ESD箝位電路，其中所述箝位電路當在器件中建立電壓時觸發(fā)。
8. 根據(jù)權(quán)利要求7的電路，其中第二輕摻雜區(qū)由第一輕摻雜區(qū) 與襯底隔離。
9. 根據(jù)權(quán)利要求7的電路，其中在第二輕摻雜區(qū)中累積的電荷 在CDM事件期間流過ESD箝位電路。
10. 根據(jù)權(quán)利要求7的電路，其中器件包括晶體管或電容器中的 至少一個。
11. 根據(jù)權(quán)利要求7的電路，其中ESD箝位電路包括SCR、晶 體管、二極管、電阻器、電容器或電感器中的至少一個。
12. 根據(jù)權(quán)利要求7的電路，還包括至少一個電源，其中所述參 考節(jié)點是電源中的一個。
13. 根據(jù)權(quán)利要求7的電路，其中所述半導體器件包括具有源 極、漏極和柵極的MOSFET,其中所述柵極連接到電路外部的I/O 焊塾。
14. 根據(jù)權(quán)利要求13的電路，還包括 第一和第二電源，所述參考節(jié)點包括電源中的一個； 耦合在I/0焊墊與笫一電源之間的第一二極管；以及 耦合在I/O焊墊與第二電源之間的第二二極管。
15. 根據(jù)權(quán)利要求13的電路，其中MOSFET是I/O焊墊的輸 入驅(qū)動器的一部分。
16. 根據(jù)權(quán)利要求7的電路，其中所述半導體器件包括具有源 極、漏極和柵極的MOSFET，其中所述柵極連接到內(nèi)部節(jié)點。
17. 根據(jù)權(quán)利要求7的電路，其中所述半導體器件包括內(nèi)部連接 到電路的電容。
18. 根據(jù)權(quán)利要求7的電路，其中第一導電型是N型且第二導 電型是P型。
19. 根據(jù)權(quán)利要求7的電路，其中第一導電型是P型且第二導 電型是N型。
20. 根據(jù)權(quán)利要求19的電路，其中第一輕摻雜區(qū)由N阱區(qū)以及 由深N阱區(qū)和掩埋層中的至少一個形成。
全文摘要
本發(fā)明提供一種集成電路(IC)的帶電器件模型(CDM)靜電放電(ESD)保護電路。ESD保護電路包括第一導電型的襯底；在襯底上第一阱上形成并且耦合到焊墊的第二導電型的MOS元件；在第一阱與襯底之間形成以分離第一阱和襯底的具有第二導電型的隔離阱/區(qū)。另外，該電路包括耦合到隔離阱/區(qū)的ESD箝位電路。在正常電源操作下，ESD箝位電路斷路。在CDM ESD事件期間，在襯底和MOS元件中累積的CDM電荷由ESD箝位電路去除從而防止對IC的損壞。
文檔編號H02H9/00GK101399264SQ20081009928
公開日2009年4月1日 申請日期2008年5月16日 優(yōu)先權(quán)日2007年5月17日
發(fā)明者B·V·坎普, B·索爾格洛斯 申請人:沙諾夫公司;沙諾夫歐洲公司