專利名稱：嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器及其制作方法。
背景技術(shù)：
隨機(jī)存儲(chǔ)器，例如DRAM與SRAM在使用過(guò)程中存在掉電后存儲(chǔ)數(shù)據(jù)丟失的問(wèn)題。為了克服這個(gè)問(wèn)題，人們已經(jīng)設(shè)計(jì)并開(kāi)發(fā)了多種非易失性存儲(chǔ)器。最近，基于浮柵概念的閃存由于其具有小的單元尺寸和良好的工作性能已成為最通用的非易失性存儲(chǔ)器。非易失性存儲(chǔ)器主要包括兩種基本結(jié)構(gòu)堆疊柵極(stack gate)結(jié)構(gòu)和分離柵極式(split gate)結(jié) 構(gòu)。堆疊柵極式存儲(chǔ)器包括依序形成于襯底上的遂穿氧化物層、存儲(chǔ)電子的浮置柵極多晶娃層、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)疊層和控制電子存儲(chǔ)和釋放的控制柵極多晶硅層。分離柵極式存儲(chǔ)器也包括形成于襯底上的遂穿氧化物層、存儲(chǔ)電子的浮置柵極多晶娃層、氧化物/氮化物/氧化物(oxide-nitride-oxide, 0N0)疊層和控制電子存儲(chǔ)和釋放的控制柵極多晶硅層，但與堆疊柵極式存儲(chǔ)器不同的是，分離柵極式存儲(chǔ)器還在堆疊柵極結(jié)構(gòu)的一側(cè)形成用作擦除柵極(erase gate)的多晶硅層。在存儲(chǔ)和擦寫性能上，分離柵極式存儲(chǔ)器避免了堆疊柵極式存儲(chǔ)器的過(guò)度擦寫問(wèn)題。在向分離柵極式快閃存儲(chǔ)器寫入和/或擦除數(shù)據(jù)時(shí)，通常使用相對(duì)于電源電壓Vcc的高電壓，使源漏區(qū)形成熱載流子通道，電子載流子遂穿過(guò)隔絕浮置柵極與源漏區(qū)的氧化層注入浮置柵極或從浮置柵極中抽出。通常，分離柵極式快閃存儲(chǔ)器為實(shí)現(xiàn)一定功能，周圍會(huì)存在外圍電路(PeripheryCircuit)，包括高壓晶體管與邏輯晶體管。分離柵極式快閃存儲(chǔ)器的控制柵極電連接至字線，分離柵極式快閃存儲(chǔ)器的源/漏區(qū)電連接至位線。該字線電連接至行譯碼器且位線電連接至讀/寫電路。行譯碼器用來(lái)選擇多條字線中的一條且向被選中的字線施加字線電壓。該字線電壓為施加到字線的用于執(zhí)行讀、寫和/或擦除操作的電壓。讀/寫電路用來(lái)選擇多條位線中的一條并向被選中的位線施加位線電壓。該位線電壓為施加到位線的用于執(zhí)行寫、擦除和/或讀操作的電壓。此外，讀/寫電路還電連接至被選中的字線和被選中的位線，可以通過(guò)被選中的位線輸出存儲(chǔ)單元的數(shù)據(jù)。該行譯碼器典型地包括至少一個(gè)高壓晶體管，其被配置為控制字線的電壓，而讀/寫電路典型地包括至少一個(gè)高壓晶體管，其被配置為控制位線的電壓。因此，高壓晶體管的擊穿特性應(yīng)該具有能夠承受該字線電壓和位線電壓。如果將分離柵極式快閃存儲(chǔ)器、高壓晶體管、邏輯晶體管都做在單獨(dú)的集成芯片上，整個(gè)存儲(chǔ)器的運(yùn)行速度會(huì)受到快閃存儲(chǔ)器和外圍電路間的信號(hào)傳輸帶寬限制。目前，現(xiàn)有技術(shù)中也有將分離柵極式快閃存儲(chǔ)器嵌入高壓晶體管的集成電路，也有將分離柵極式快閃存儲(chǔ)器嵌入邏輯晶體管的集成電路。在嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器技術(shù)逐漸成熟、存儲(chǔ)速度不斷加快、成本逐漸下降的發(fā)展過(guò)程中，人們開(kāi)始對(duì)其制作方法提出了新的要求。
所述新的要求包括需要提供一種新的嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器制作方法，使得分離柵極式快閃存儲(chǔ)器、高壓晶體管、邏輯晶體管的密度增大，集成化程度高，運(yùn)行速度更快，同時(shí)集成芯片更小，從而降低了每個(gè)集成芯片的成本，且應(yīng)用更廣泛。

發(fā)明內(nèi)容
本發(fā)明的目的是供一種新的嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器，使得分離柵極式快閃存儲(chǔ)器、高壓晶體管、邏輯晶體管的密度增大，集成化程度高，運(yùn)行速度更快，同時(shí)集成芯片更小，從而降低了每個(gè)集成芯片的成本，且應(yīng)用更廣泛。為實(shí)現(xiàn)上述目的，本發(fā)明提供一種嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器的制作方法，包括提供半導(dǎo)體基底，所述半導(dǎo)體基底包括三個(gè)區(qū)域用于形成分離柵極式快閃存儲(chǔ)器的第一區(qū)域，用于形成高壓晶體管的第二區(qū)域，用于形成邏輯晶體管的第三區(qū)域；在所述半導(dǎo)體基底上形成第一絕緣層；在第一區(qū)域的第一絕緣層上形成一對(duì)依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩膜層，構(gòu)成柵極疊層，所述柵極疊層的側(cè)面覆蓋側(cè)墻；在形成有所述柵極疊層的第一絕緣層上淀積第一多晶硅層，所述第一多晶硅層的 厚度為高壓晶體管柵極所需厚度；在所述第一多晶硅層上淀積氧化硅層，所述氧化硅層與所述第一多晶硅層的厚度之和與所述柵極疊層的厚度相等；去除第一區(qū)域上的所述氧化硅層；在第二區(qū)域、第三區(qū)域的氧化硅層及第一區(qū)域上淀積第二多晶硅層；進(jìn)行化學(xué)機(jī)械平坦化，以定義分離柵極式快閃存儲(chǔ)器字線柵極、擦除柵極的厚度；去除第二區(qū)域、第三區(qū)域上殘留的第二多晶硅層；去除第二區(qū)域、第三區(qū)域上的所述氧化硅層；去除第三區(qū)域上一定厚度的第一多晶硅層，以定義邏輯晶體管柵極的厚度；形成圖形化光刻膠以定義分離柵極式快閃存儲(chǔ)器字線柵極、高壓晶體管柵極、邏輯晶體管柵極的區(qū)域，然后刻蝕形成分離柵極式快閃存儲(chǔ)器字線柵極、高壓晶體管柵極、邏輯晶體管柵極?？蛇x的，所述去除第三區(qū)域上一定厚度的第一多晶硅層步驟中采用的去除方法是干法刻蝕，所述干法刻蝕的主刻蝕氣體包括HBr、CF4、CHF3、CH2F2中的至少兩種，輔助刻蝕氣體包括Ar、O2中的至少一種。可選的，所述干法刻蝕所采用的射頻功率小于300W?？蛇x的，所述干法刻蝕工藝過(guò)程中采用一在線監(jiān)測(cè)控制裝置，使刻蝕不均勻性小于6%。可選的，進(jìn)行所述化學(xué)機(jī)械平坦化步驟后，所述擦除柵極、字線柵極的厚度小于其相鄰的所述柵極疊層的厚度總和。為實(shí)現(xiàn)上述目的，本發(fā)明還提供一種嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器，包括
半導(dǎo)體基底，所述半導(dǎo)體基底包括第一區(qū)域、第二區(qū)域、第三區(qū)域；位于所述半導(dǎo)體基底上的第一絕緣層；位于第一區(qū)域的第一絕緣層上的具有浮置柵極、第二絕緣層、控制柵極、硬掩膜層的一對(duì)柵極疊層，所述柵極疊層側(cè)面覆蓋有側(cè)墻；位于所述柵極疊層之間的擦除柵極，位于所述一對(duì)柵極疊層另一側(cè)的一對(duì)字線柵極，位于第二區(qū)域的高壓晶體管柵極，位于第三區(qū)域的邏輯晶體管柵極，所述字線柵極、擦除柵極、柵極疊層、高壓晶體管柵極、邏輯晶體管柵極具有不同的厚度?？蛇x的，所述擦除柵極、字線柵極的厚度小于其相鄰的所述柵極疊層的厚度總和?，F(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)本發(fā)明提供的嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器的制作方法，將分離柵極式快閃存儲(chǔ)器嵌入到高壓晶體管與邏輯晶體管的外圍電路中，可以在一塊集成電路上制作分離柵極式快閃存儲(chǔ)器、高壓晶體管、邏輯晶體管，它比單獨(dú)制作分離柵極式快閃存儲(chǔ)器相t匕，只需多進(jìn)行一次氧化硅淀積、一次多晶硅淀積、二次蝕刻、一次去除氧化硅層五個(gè)步驟，大大簡(jiǎn)化了制造工藝，同時(shí)使得形成的分離柵極式快閃存儲(chǔ)器、高壓晶體管、邏輯晶體管的密度增大，運(yùn)行速度更快，而且集成芯片更小，從而降低了每個(gè)集成芯片的成本。此外，高壓晶體管與邏輯晶體管的性能與其對(duì)應(yīng)柵極的質(zhì)量有緊密聯(lián)系，上述嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器形成過(guò)程中，高壓晶體管的柵極沒(méi)有經(jīng)過(guò)刻蝕工藝形成，因此柵極質(zhì)量很高，邏輯晶體管的柵極雖然經(jīng)過(guò)刻蝕處理形成，但在其刻蝕過(guò)程中，因其使用的射頻功率非常小、并采用了在線控制裝置保證其刻蝕均勻性，使柵極的質(zhì)量滿足要求，缺陷少。


圖I是本發(fā)明提供的嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器制作方法的流程圖。圖2至圖14是圖I所示制造過(guò)程中嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器的結(jié)構(gòu)截面圖。
具體實(shí)施例方式本發(fā)明希望在同一個(gè)半導(dǎo)體襯底上形成具有不同厚度的分離柵極式快閃存儲(chǔ)器柵極、高壓晶體管柵極、邏輯晶體管柵極，通過(guò)以下方式形成提供半導(dǎo)體基底，該半導(dǎo)體基底分為三個(gè)區(qū)域第一區(qū)域、第二區(qū)域、第三區(qū)域。在第一區(qū)域上形成一對(duì)依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩膜層，構(gòu)成柵極疊層；淀積第一多晶硅層，該多晶硅層的厚度為高壓晶體管柵極所需厚度；在第一多晶硅層上淀積氧化硅層，然后去除第一區(qū)域上的氧化硅層，氧化硅層與第一多晶硅層的厚度之和與所述柵極疊層的厚度相等；淀積第二多晶硅層；進(jìn)行化學(xué)機(jī)械平坦化以定義分離柵極式快閃存儲(chǔ)器字線柵極、擦除柵極的厚度；此時(shí)第二區(qū)域、第三區(qū)域上的第二多晶硅層還有一定厚度的殘余，去除殘余的第二多晶硅層；去除第二區(qū)域、第三區(qū)域上的氧化硅層；去除第三區(qū)域上一定厚度的第一多晶硅層以定義邏輯晶體管的厚度；形成圖形化光刻膠以定義分離柵極式快閃存儲(chǔ)器字線柵極、高壓晶體管柵極、邏輯晶體管柵極的區(qū)域，然后刻蝕形成分離柵極式快閃存儲(chǔ)器字線柵極、高壓晶體管柵極、邏輯晶體管柵極。
下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說(shuō)明。在以下描述中闡述了具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來(lái)實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開(kāi)的具體實(shí)施方式
的限制。圖I具體介紹本發(fā)明實(shí)施例中嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器的制作方法，圖2至圖14為嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器的制作過(guò)程中存儲(chǔ)器的結(jié)構(gòu)截面圖。下面將圖2至圖14分別與圖I結(jié)合起來(lái)說(shuō)明嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器的制作方法。需要說(shuō)明的是，提供這些附圖的目的是有助于理解本發(fā)明的實(shí)施例，而不應(yīng)解釋為對(duì)本發(fā)明的不當(dāng)?shù)南拗啤榱烁宄鹨?jiàn)，圖中所示尺寸并未按比例繪制，可能會(huì)作放大、縮小或其他改變。
另外需要說(shuō)明的是，以下方法步驟中給出的厚度值并不受實(shí)施例的限制，在實(shí)際應(yīng)用中嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器的尺寸可以隨作調(diào)整。首先執(zhí)行步驟S11，提供半導(dǎo)體基底11，將半導(dǎo)體基底11分為三個(gè)區(qū)域，分別為用于形成分離柵極式快閃存儲(chǔ)器的第一區(qū)域I，用于形成高壓晶體管的第二區(qū)域II，用于形成邏輯晶體管的第三區(qū)域III，結(jié)構(gòu)截面圖如圖2所示。需要說(shuō)明的是，高壓晶體管所在的第二區(qū)域與邏輯晶體管所在的第三區(qū)域在真實(shí)布局里都是位于外圍電路區(qū)，因此，高壓晶體管與邏輯晶體管位置關(guān)系不受本實(shí)施例所提供的圖的限制。接著執(zhí)行步驟S12，在半導(dǎo)體基底11上形成第一絕緣層12，用以將分離柵極式快閃存儲(chǔ)器浮置柵極、高壓晶體管柵極、邏輯晶體管柵極與半導(dǎo)體基底11隔離，結(jié)構(gòu)截面圖如圖3所示。所述第一絕緣層12為氧化硅，形成方法可以為熱氧化法。接著執(zhí)行步驟S13，在第一區(qū)域I的第一絕緣層12上形成一對(duì)依次疊加的浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107，構(gòu)成柵極疊層，結(jié)構(gòu)截面圖如圖4所示。具體的，柵極疊層的總厚度為2300-2500A,這里以柵極疊層的厚度2500A為例。第二絕緣層102可以為氧化物1021、氮化物1022、氧化物1023總共三層的ONO三明治結(jié)構(gòu)，本技術(shù)領(lǐng)域人員應(yīng)當(dāng)理解的是，第二絕緣層102也可以為一層氮化物、或一層氧化物、或一層氮化物上形成一層氧化物等絕緣結(jié)構(gòu)。硬掩膜層107在后續(xù)制作方法中作為化學(xué)機(jī)械平坦化停止層，可以為氮化硅層。浮置柵極101、第二絕緣層102、控制柵極103及硬掩膜層107側(cè)邊形成有起絕緣作用的側(cè)墻106。接著執(zhí)行步驟S14，在第一絕緣層12上淀積第一多晶硅層13，結(jié)構(gòu)截面圖如圖5所示。第一多晶硅層13的厚度剛好為高壓晶體管柵極的厚度，具體的，該厚度為1500A。此步驟可以采用化學(xué)氣相淀積形成。接著執(zhí)行步驟S15，在第一多晶硅層13上淀積氧化硅層14，結(jié)構(gòu)截面圖如圖6所示，氧化硅層14與第一多晶硅層13的厚度之和與所述柵極疊層的厚度相等。具體的，氧化硅層14的厚度為1000A。但在實(shí)際的半導(dǎo)體工藝過(guò)程中，由于多種原因氧化硅層14與第一多晶硅層13的厚度之和只能約等于所述柵極疊層的厚度，具體的誤差范圍為士100人。所述氧化硅層14為犧牲層，其作用是將第一多晶硅層13與位于其上的其他層隔離，以使高壓晶體管柵極、邏輯晶體管柵極僅通過(guò)第一多晶硅層13形成，得到的柵極質(zhì)量較高。另外，其作用是使半導(dǎo)體基底11上第二區(qū)域II、第三區(qū)域III上層的總高度增加并進(jìn)一步在氧化硅層上形成多晶硅層，并進(jìn)行步驟S18中的化學(xué)機(jī)械平坦化(CMP)工藝以定義存儲(chǔ)器擦除柵極104、字線柵極105所需的厚度。此步驟可以采用化學(xué)氣相淀積。接著執(zhí)行步驟S16，去除第一區(qū)域I上的氧化硅層14，結(jié)構(gòu)截面圖如圖7所示。具體的，在第二區(qū)域II、第三區(qū)域III形成光刻膠以進(jìn)行保護(hù)，采用第一次濕法腐蝕去除第一區(qū)域I上的氧化硅層14?？涛g劑可以采用氫氟酸(HF)。接著執(zhí)行步驟S17，去除殘余的光刻膠，在第二區(qū)域II及第三區(qū)域III上的氧化硅層14、第一區(qū)域I上淀積第二多晶硅層15，結(jié)構(gòu)截面圖如圖8所示。所述第二多晶硅層
15、氧化硅層14、第一多晶硅層13三者厚度之和大于分離柵極式快閃存儲(chǔ)器的柵極疊層的厚度總和，以便后續(xù)步驟S18中進(jìn)行化學(xué)機(jī)械平坦化工藝以定義分離柵極式快閃存儲(chǔ)器的字線柵極105、擦除柵極104的厚度。此步驟可以采用化學(xué)氣相淀積。
·
接著執(zhí)行步驟S18，進(jìn)行化學(xué)機(jī)械平坦化，以定義第一區(qū)域I上存儲(chǔ)器擦除柵極104的厚度、字線柵極105的厚度。具體的，擦除柵極104、字線柵極105的厚度為2000A。由于控制柵極103上形成有硬掩膜層107，其硬度很高，可以作為拋光阻擋層，因此經(jīng)過(guò)化學(xué)機(jī)械平坦化步驟后，擦除柵極104、字線柵極105的厚度小于柵極疊層的厚度總和，這樣可以防止擦除柵極104及字線柵極105與控制柵極103之間產(chǎn)生電連接，結(jié)構(gòu)截面圖如圖9所示。在半導(dǎo)體的加工過(guò)程中，由于多種原因，如第一多晶硅層13與氧化硅層14的厚度之和與所述柵極疊層的厚度存在誤差，因此，執(zhí)行這一步驟之后，第二區(qū)域II與第三區(qū)域III上的第二多晶硅層15還有一定厚度的殘余，具體的，第二多晶硅層15殘余的厚度為
200A。接著執(zhí)行步驟S19，去除第二區(qū)域II、第三區(qū)域III上殘余的第二多晶硅層15，然后去除第二區(qū)域II、第三區(qū)域III上的氧化硅層14。具體的，進(jìn)行化學(xué)機(jī)械平坦化后清洗，采用第一次干法刻蝕去除第二區(qū)域II與第三區(qū)域III上殘余的第二多晶硅層15，結(jié)構(gòu)截面圖如圖10所示。為了減少制造成本及制造周期，所述第一次干法刻蝕采用全刻蝕，即不采用光刻膠作掩膜。然后采用第二次濕法腐蝕去除第二區(qū)域II與第三區(qū)域III上的氧化硅層14，結(jié)構(gòu)截面圖如圖11所示。所述第一次干法刻蝕所用的主刻蝕氣體包括HBr、CF4,CHF3> CH2F2中的至少兩種，輔助刻蝕氣體包括Ar、O2中的至少一種，所述濕法腐蝕所用的刻蝕劑可以是氫氟酸(HF)。接著執(zhí)行步驟S20，去除第三區(qū)域III上一定厚度的第一多晶硅層13。具體的，形成第二圖形化光刻膠109，使第一區(qū)域I與第二區(qū)域II上覆蓋光刻膠層，采用第二次干法刻蝕去除第三區(qū)域III上的一定厚度的第一多晶硅層13，以定義邏輯晶體管柵極的厚度，具體的，該厚度值為1000A,結(jié)構(gòu)截面圖如圖12所示。所述第二次干法刻蝕所用的主刻蝕氣體包括HBr、CF4、CHF3^CH2F2中的至少兩種，輔助刻蝕氣體包括Ar、O2中的至少一種，第二次干法刻蝕的射頻功率小于300W，且整個(gè)刻蝕過(guò)程采用在線監(jiān)測(cè)控制裝置，使邏輯晶體管柵極表面的刻蝕不均勻性小于6%。最后執(zhí)行步驟S21，形成存儲(chǔ)器字線柵極105及擦除柵極104、高壓晶體管柵極、邏輯晶體管柵極。具體的，去除殘余的光刻膠，重新形成第三圖形化光刻膠110，使第一區(qū)域
I、第二區(qū)域II、第三區(qū)域III上的局部區(qū)域覆蓋有光刻膠層，結(jié)構(gòu)截面圖如圖13所示，并采用第三次干法刻蝕用以形成存儲(chǔ)器字線柵極105及擦除柵極104、高壓晶體管柵極、邏輯晶體管柵極，結(jié)構(gòu)截面圖如圖14所示。
背景技術(shù)：
中單獨(dú)的分離柵極式快閃存儲(chǔ)器形成過(guò)程如下首先執(zhí)行步驟SlT :提供半導(dǎo)體基底，在所述半導(dǎo)體基底上形成第一絕緣層。該步驟等同于上述步驟Sll、S12。接著執(zhí)行步驟S12’ 在第一絕緣層上形成一對(duì)依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩膜層，所述浮置柵極、第二絕緣層、控制柵極、硬掩膜層側(cè)面覆蓋側(cè)墻。該步 驟等同于上述步驟S13。接著執(zhí)行步驟S13’ 淀積一層多晶硅層。該步驟等同于上述步驟S14。接著執(zhí)行步驟S14’ 進(jìn)行化學(xué)機(jī)械平坦化，以定義控制柵極、字線柵極的厚度。該步驟等同于上述步驟S18。接著執(zhí)行步驟S15’ 形成圖形化光刻膠，以定義存儲(chǔ)器柵極區(qū)域。該步驟等同于上述步驟S21。因此綜上所述，與單獨(dú)的分離柵極式快閃存儲(chǔ)器形成方法相比，再經(jīng)過(guò)一次氧化硅淀積、一次多晶硅淀積、二次蝕刻、去除氧化硅層即可形成嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器，將分離柵極式快閃存儲(chǔ)器嵌入到高壓晶體管與邏輯晶體管的外圍電路中，如圖14所示，使得在一塊集成電路上可以同時(shí)制作分離柵極式快閃存儲(chǔ)器、高壓晶體管、邏輯晶體管。這樣分離柵極式快閃存儲(chǔ)器、高壓晶體管、邏輯晶體管的密度增大，運(yùn)行速度更快，同時(shí)集成芯片更小,從而降低了每個(gè)集成芯片的成本。另外，步驟S14中僅通過(guò)淀積一層多晶硅層即可形成所需厚度的高壓晶體管柵極，得到的柵極質(zhì)量較高，避免了刻蝕工藝形成高壓晶體管所引起的弊端。步驟S20中邏輯晶體管柵極雖然經(jīng)過(guò)刻蝕處理形成，但在其刻蝕過(guò)程中，因其使用的射頻功率非常小、并采用了在線控制裝置保證刻蝕均勻性，使柵極的質(zhì)量滿足要求，缺陷少。需要說(shuō)明的是，實(shí)施例中嵌入邏輯電路的分離柵極式存儲(chǔ)器只包括一個(gè)分離柵極式快閃存儲(chǔ)器、高壓晶體管、邏輯晶體管，但這并不能對(duì)本發(fā)明的保護(hù)范圍構(gòu)成限制，在半導(dǎo)體制造工藝中，可以在同一個(gè)半導(dǎo)體基底上同時(shí)制作多個(gè)分離柵極式快閃存儲(chǔ)器、高壓晶體管、邏輯晶體管，構(gòu)成嵌入邏輯電路的分離柵極式存儲(chǔ)器組。相應(yīng)的，本發(fā)明還提供了一種嵌入邏輯電路的分離柵極式存儲(chǔ)器，包括半導(dǎo)體基底11，所述半導(dǎo)體基底11包括第一區(qū)域I、第二區(qū)域II、第三區(qū)域III ；位于所述半導(dǎo)體基底11上的第一絕緣層12 ；位于第一區(qū)域I的第一絕緣層12上的具有浮置柵極101、第二絕緣層102、控制柵極103、硬掩膜層107的一對(duì)柵極疊層，所述柵極疊層側(cè)面覆蓋有起絕緣作用的側(cè)墻106 ；位于所述一對(duì)柵極疊層之間的擦除柵極104，位于所述一對(duì)柵極疊層另一側(cè)的一對(duì)字線柵極105，位于第二區(qū)域II的高壓晶體管柵極，位于第三區(qū)域III的邏輯晶體管柵極，字線柵極105、擦除柵極104、柵極疊層、高壓晶體管柵極、邏輯晶體管柵極具有不同的厚度。具體的，為防止擦除柵極104及字線柵極105與控制柵極103之間產(chǎn)生電連接，擦除柵極104、字線柵極105的厚度小于所述柵極疊層的厚度。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所做的任
何簡(jiǎn)單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
權(quán)利要求
1.一種嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器的制作方法，其特征在于，包括 提供半導(dǎo)體基底，所述半導(dǎo)體基底包括三個(gè)區(qū)域用于形成分離柵極式快閃存儲(chǔ)器的第一區(qū)域，用于形成高壓晶體管的第二區(qū)域，用于形成邏輯晶體管的第三區(qū)域； 在所述半導(dǎo)體基底上形成第一絕緣層； 在第一區(qū)域的第一絕緣層上形成一對(duì)依次疊加的浮置柵極、第二絕緣層、控制柵極、硬掩膜層，構(gòu)成柵極疊層，所述柵極疊層的側(cè)面覆蓋側(cè)墻； 在形成有所述柵極疊層的第一絕緣層上淀積第一多晶硅層，所述第一多晶硅層的厚度為高壓晶體管柵極所需厚度； 在所述第一多晶硅層上淀積氧化硅層，所述氧化硅層與所述第一多晶硅層的厚度之和與所述柵極疊層的厚度相等； 去除第一區(qū)域上的所述氧化硅層； 在第二區(qū)域、第三區(qū)域的氧化硅層及第一區(qū)域上淀積第二多晶硅層； 進(jìn)行化學(xué)機(jī)械平坦化，以定義分離柵極式快閃存儲(chǔ)器字線柵極、擦除柵極的厚度； 去除第二區(qū)域、第三區(qū)域上殘留的第二多晶硅層； 去除第二區(qū)域、第三區(qū)域上的所述氧化硅層； 去除第三區(qū)域上一定厚度的第一多晶硅層，以定義邏輯晶體管柵極的厚度； 形成圖形化光刻膠以定義分離柵極式快閃存儲(chǔ)器字線柵極、高壓晶體管柵極、邏輯晶體管柵極的區(qū)域，然后刻蝕形成分離柵極式快閃存儲(chǔ)器字線柵極、高壓晶體管柵極、邏輯晶體管柵極。
2.根據(jù)權(quán)利要求I所述的制作方法，其特征在于，所述去除第三區(qū)域上一定厚度的第一多晶硅層步驟中采用的去除方法是干法刻蝕，所述干法刻蝕的主刻蝕氣體包括HBr、CF4,CHF3> CH2F2中的至少兩種，輔助刻蝕氣體包括Ar、O2中的至少一種。
3.根據(jù)權(quán)利要求2所述的制作方法，其特征在于，所述干法刻蝕所采用的射頻功率小于 300W。
4.根據(jù)權(quán)利要求2或3所述的制作方法，其特征在于，所述干法刻蝕工藝過(guò)程中采用一在線監(jiān)測(cè)控制裝置，使刻蝕不均勻性小于6%。
5.根據(jù)權(quán)利要求I所述的制作方法，其特征在于，進(jìn)行所述化學(xué)機(jī)械平坦化步驟后，所述擦除柵極、字線柵極的厚度小于其相鄰的所述柵極疊層的厚度總和。
6.一種嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器，其特征在于，包括 半導(dǎo)體基底，所述半導(dǎo)體基底包括第一區(qū)域、第二區(qū)域、第三區(qū)域； 位于所述半導(dǎo)體基底上的第一絕緣層； 位于第一區(qū)域第一絕緣層上的具有浮置柵極、第二絕緣層、控制柵極、硬掩膜層的一對(duì)柵極疊層，所述柵極疊層側(cè)面覆蓋有側(cè)墻； 位于所述柵極疊層之間的擦除柵極，位于所述一對(duì)柵極疊層另一側(cè)的一對(duì)字線柵極，位于第二區(qū)域的高壓晶體管柵極，位于第三區(qū)域的邏輯晶體管柵極，所述字線柵極、擦除柵極、柵極疊層、高壓晶體管柵極、邏輯晶體管柵極具有不同的厚度。
7.根據(jù)權(quán)利要求6所述的嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器，其特征在于，所述擦除柵極、字線柵極的厚度小于其相鄰的所述柵極疊層的厚度總和。
全文摘要
本發(fā)明提供一種嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器的制作方法，與單獨(dú)的分離柵極式快閃存儲(chǔ)器形成方法相比，只需再經(jīng)過(guò)一次氧化硅淀積、一次多晶硅淀積、二次蝕刻、一次去除氧化硅層五個(gè)工藝即可在一塊集成電路上同時(shí)制作分離柵極式快閃存儲(chǔ)器、高壓晶體管、邏輯晶體管；這使得三者的密度增大，集成化程度高，運(yùn)行速度更快，同時(shí)集成芯片更小，從而降低了每個(gè)集成芯片的成本，且應(yīng)用更廣泛。此外，上述嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器形成過(guò)程中，高壓晶體管柵極與邏輯晶體管柵極缺陷少，可以滿足兩者柵極質(zhì)量的要求。相應(yīng)的，本發(fā)明還提供一種嵌入邏輯電路的分離柵極式快閃存儲(chǔ)器。
文檔編號(hào)H01L27/04GK102956554SQ20111025270
公開(kāi)日2013年3月6日 申請(qǐng)日期2011年8月30日 優(yōu)先權(quán)日2011年8月30日
發(fā)明者王友臻, 周儒領(lǐng), 詹奕鵬 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司