一種串聯(lián)門控發(fā)射極耦合邏輯電路的制作方法
【專利摘要】一種串聯(lián)門控發(fā)射極耦合邏輯電路，包括多級(jí)控制閉合電路，每個(gè)級(jí)別的控制閉合電路包括一對(duì)將各自的發(fā)射極端子連接在一起的晶體管；一個(gè)連接到控制閉合電路的輸出電路；該輸出電路包括一個(gè)第一負(fù)載電阻和串聯(lián)連接的PN結(jié)，和一個(gè)分壓器，分壓器的端子連接到PN結(jié)，PN結(jié)包含在第一輸出晶體管的終端；輸出電路還包括四個(gè)輸出端子，輸出電路還包括一個(gè)第二輸出晶體管，第二輸出端被連接到第二輸出晶體管的基極；輸出電路包括一個(gè)同相輸出電路和一個(gè)反相輸出電路。
【專利說(shuō)明】一種串聯(lián)門控發(fā)射極耦合邏輯電路
【技術(shù)領(lǐng)域】:
[0001]本發(fā)明涉及到發(fā)射極耦合邏輯電路，特別是一種改進(jìn)的串聯(lián)門控發(fā)射極耦合邏輯電路，該電路允許在正負(fù)電源電壓之間連接更多的控制閉合電路。
【背景技術(shù)】:
[0002]發(fā)射極耦合邏輯電路一般操作在兩個(gè)平行電流路徑之間的電流切換。在每一個(gè)并行的路徑中連接一個(gè)開(kāi)關(guān)晶體管，并且這些開(kāi)關(guān)晶體管的發(fā)射極連接在一起。圖1所示為一個(gè)基本的電流模式邏輯(CML)開(kāi)關(guān)10。開(kāi)關(guān)連接在正電源電壓V。。和負(fù)電源電壓Vee之間。電流源CS提供恒定的電流Is。在正常結(jié)構(gòu)中，Vbb是一個(gè)參考電壓并被加到晶體管Q2的基極，而輸入電壓Vin則加到晶體管Ql的基極。Vbb被設(shè)置在輸入電壓Vin的高低狀態(tài)之間的中間點(diǎn)。因此，當(dāng)Vin為高電平時(shí)，晶體管Ql導(dǎo)通，負(fù)載電阻Rl上的電壓降引起的輸出Vci降低。相反的，當(dāng)Vin為低電平時(shí)，晶體管Q2導(dǎo)通，輸出電壓Va升高。
[0003]輸出電壓Vc2與Va相反。即當(dāng)Vin為高電平時(shí)，輸出Vc2升高，當(dāng)Vin為低電平時(shí)，輸出\2降低。
[0004]最小電壓在Vin的高低狀態(tài)之間變化，并且在完全切換晶體管Ql和Q2之間的電流時(shí)是必不可少的，該電流約為250毫伏，大約是Vbb的中間值。另外，晶體管Ql和Q2可以以較小的電壓擺幅(例如，150毫伏)實(shí)現(xiàn)差分驅(qū)動(dòng)。通常情況下，輸入信號(hào)的擺幅比較大(單端輸入約600?750mV而差分輸入約300-350毫伏)，用于提供噪聲抑制能力，并在電流模式邏輯開(kāi)關(guān)連接到一個(gè)給定的邏輯網(wǎng)絡(luò)時(shí)，允許輸出電壓水平發(fā)生變化。在圖1中，Vci的范圍從Vrc(通常接地)到晶體管Ql被關(guān)閉，約-0.35V(即IsXRl = 0.35V)，Is為Ql導(dǎo)通時(shí)的電流。
[0005]圖2所示為常規(guī)的緩沖發(fā)射極耦合邏輯(ECL)的電路20。為了避免晶體管的飽和，調(diào)節(jié)大的電壓波動(dòng)，以及增加互連的驅(qū)動(dòng)能力，添加了射極跟隨器Q3、Q4。射極跟隨器Q3和Q4的集電極連接到一個(gè)單獨(dú)的正電源電壓\ck,以確保開(kāi)關(guān)過(guò)程中負(fù)載電流的任何變化都不會(huì)導(dǎo)致V。。減小，但限制Vra焊線和封裝引線的自感。封裝外部，Vcc和Vra引線通常連接到一個(gè)共同的\c分布。因此，射極跟隨器Q3和Q4的發(fā)射極的電壓大約比輸出電壓Vci和Vc2低一個(gè)二極管壓降(Φ)。由于Rl = R2, IsXRl = ISXR2，所以發(fā)射極電壓約等于
750mV。假設(shè)，φ* 750毫伏，輸出電壓V'C2將在高狀態(tài)-Φ和低狀態(tài)-2φ之間變化。
[0006]圖1和圖2所示為一個(gè)單一級(jí)別的控制閉合電路，由晶體管對(duì)Ql和Q2的導(dǎo)通狀態(tài)來(lái)控制?？梢杂靡幌盗械目刂崎]合電路來(lái)實(shí)現(xiàn)與和與非邏輯功能。圖3所示為一個(gè)與/與非邏輯門30，它包括一個(gè)由晶體管Q5和Q6構(gòu)成的額外的晶體管對(duì)。只有輸入A和B都為高電平時(shí)，負(fù)載電阻Rl沒(méi)有電流流過(guò)，而負(fù)載電阻R2有電流流過(guò)。如果僅輸入A為低電平，例如，電流流過(guò)晶體管Q2和Q5 ;如果僅輸入B為低電平，電流將流過(guò)晶體管Q6。因此，輸出Va和Vc2都等于ΑΒ。
[0007]如圖3所示，假設(shè)Vcc接地，輸入A將會(huì)在-Φ (高)和-2 Φ (低)之間變化，參考電壓Vbb將定在約-1.5 Φ。因此，在最差的情況下，晶體管Ql和Q2耦合的發(fā)射極大約為-2.5 Φ。輸入端B必須隨著Φ降低，從而使得變化在-2 Φ與-3 Φ之間，參考電壓V BB的被設(shè)定為約-2.5 Φ。
[0008]有必要降低附加的輸入水平，限制用于串聯(lián)門控ECL電路中控制閉合電路的數(shù)目。對(duì)于一個(gè)典型的-5.2V的負(fù)電源電壓VEE，在現(xiàn)有技術(shù)中已知的實(shí)際限制為三個(gè)層次。圖4所示為一個(gè)通用的三層ECL電路40的電路圖，晶體管Q7和Q8代表第三層。如圖所示，晶體管Q5和Q6耦合的發(fā)射極約在-3.5 Φ，并通過(guò)晶體管Q9和二極管Dl降低額外的輸入端C。因此，輸入C下降到2 Φ，從而使得晶體管Q7的基極電壓在-3.0 Φ (高)和-4.0 Φ (低)之間變化。第三參考電壓V" BB被設(shè)置在-3.5 Φ。
[0009]圖4所示的電流源CS包括晶體管QlO和一個(gè)電阻Rcs。電流Is是由內(nèi)部產(chǎn)生的參考電壓Vcs，電阻Rcs的值，和晶體管QlO的基極-發(fā)射極電壓決定。Vcs的設(shè)計(jì)響應(yīng)負(fù)電源電壓VEE，從而使得電流Is與電源電壓無(wú)關(guān)。通過(guò)調(diào)節(jié)電流Is這種方式簡(jiǎn)化系統(tǒng)設(shè)計(jì)，因?yàn)檩敵鲭妷汉颓袚Q參數(shù)對(duì)于Vee的變化不敏感。輸出電壓電平主要取決于負(fù)載電阻Rl和R2下降的電壓，該電壓降由晶體管Ql和Q2的集電極電流產(chǎn)生。由于這些集電極電流是由Is和晶體管Ql和Q2的α決定，負(fù)載電阻Rl和R2兩端下降的電壓對(duì)Vee的變化相對(duì)不敏感。
[0010]使用這種電流源會(huì)在晶體管QlO的基極和負(fù)電源電壓Vee之間產(chǎn)生一個(gè)約1.5Φ的壓降。此為帶隙調(diào)節(jié)器的設(shè)計(jì)結(jié)果。由于晶體管QlO的集電極電壓約等于-4.5Φ，正和負(fù)電源通路之間總的電壓降約為6Φ。典型的在IOKH邏輯電源電壓為5.2V(Vee=-5.2V±5% )，這種設(shè)置限制了控制閉合電路的數(shù)目最多為三種，該控制閉合電路可連接到串聯(lián)門控設(shè)置中。

【發(fā)明內(nèi)容】
:
[0011]由于串聯(lián)門控設(shè)置大大提高了邏輯能力和數(shù)量較少的設(shè)備的性能，這有助于增加允許的控制閉合電路的數(shù)目。根據(jù)本發(fā)明的原則，該功能可通過(guò)一個(gè)電路來(lái)實(shí)現(xiàn)。
[0012]本發(fā)明的技術(shù)解決方案:
[0013]本發(fā)明提出一種串聯(lián)門控發(fā)射極耦合邏輯電路，連接在第一電源端和第二電源端之間的發(fā)射極耦合邏輯電路包括:多級(jí)控制閉合電路，每個(gè)級(jí)別的控制閉合電路包括一對(duì)將各自的發(fā)射極端子連接在一起的晶體管；一個(gè)連接到控制閉合電路的輸出電路；該輸出電路包括一個(gè)第一負(fù)載電阻和串聯(lián)連接的PN結(jié)，和一個(gè)分壓器，分壓器的端子連接到PN結(jié)，PN結(jié)包含在第一輸出晶體管的終端；輸出電路還包括四個(gè)輸出端子，第一輸出端與第一輸出晶體管的基極相連，第二輸出端與分壓器的中間端子相連，第三輸出端與電壓分壓器的終端相連，而第四輸出端與第二輸出晶體管的發(fā)射極相連；第一輸出端被設(shè)計(jì)來(lái)產(chǎn)生高狀態(tài)(Vra)和低狀態(tài)(Va)之間的電壓變化，其中高狀態(tài)即較高的電源電壓，低狀態(tài)為低于高狀態(tài)二分之一個(gè)二極管壓降(Φ);第二輸出端的作用是產(chǎn)生一個(gè)輸出電壓，該電壓在高狀態(tài)和低狀態(tài)之間變化，其中高狀態(tài)低于較高的電源電壓半個(gè)二極管電壓降(Φ)，而低狀態(tài)比較高的電源電壓低一個(gè)二極管壓降(Φ)的四分之三；第三輸出端的目的是產(chǎn)生一個(gè)輸出電壓，該電壓在高狀態(tài)和低狀態(tài)之間變化，其中高狀態(tài)低于較高的電源電壓一個(gè)二極管電壓降(Φ)，而低狀態(tài)比較高的電源電壓低二分之三個(gè)二極管壓降(Φ);第四輸出端子的目的是產(chǎn)生一個(gè)輸出電壓，該電壓在高狀態(tài)和低狀態(tài)之間變化，其中高狀態(tài)低于較高的電源電壓二分之三個(gè)二極管電壓降(Φ)，而低狀態(tài)比較高的電源電壓低四分之七個(gè)二極管壓降(Φ);輸出電路還包括一個(gè)第二輸出晶體管，第二輸出端被連接到第二輸出晶體管的基極；輸出電路包括一個(gè)同相輸出電路和一個(gè)反相輸出電路。
[0014]進(jìn)一步，在所述邏輯電路包括四個(gè)控制閉合電路，以及邏輯電路的第一和所述第二電源端被連接到第一電源電壓和第二電源電壓，兩個(gè)電源電壓相差約3.3V。
[0015]進(jìn)一步，還包括七個(gè)控制閉合電路，第一和第二電源端被連接到第一電源電壓和第二電源電壓，兩個(gè)電源電壓相差5.2V。
[0016]進(jìn)一步，在每個(gè)晶體管對(duì)中一個(gè)晶體管用于接收同相輸入，另一個(gè)晶體管用于接收反相輸入。
[0017]進(jìn)一步，還包括一個(gè)電流源和第二負(fù)載電阻，電流源被用來(lái)提供電流，該電流用于提供負(fù)載電阻二分之一的二極管壓降(Φ);電流源包括一個(gè)供流電阻和一個(gè)串聯(lián)到導(dǎo)電通路中的多PN結(jié)，多PN結(jié)包括一個(gè)二極管和一個(gè)晶體管；電流源連接在多級(jí)控制閉合電路和第二電源端之間；第一和第二負(fù)載電阻被連接在控制閉合電路和第一電源端之間，導(dǎo)電通路則連接在第一電源端和供流電阻終端器之間。
[0018]進(jìn)一步，第一輸出晶體管的集電極連接到第一電源電壓。
[0019]進(jìn)一步，連接在第一電源端和第二電源端之間的發(fā)射極耦合邏輯電路包括:多級(jí)控制閉合電路，每個(gè)級(jí)別的控制閉合電路包括一對(duì)將各自的發(fā)射極端子連接在一起的晶體管，并且該對(duì)晶體管中一個(gè)用于接收同相輸入，一個(gè)用于接收反相輸入；一對(duì)連接在多級(jí)控制閉合電路和第一電源端之間的負(fù)載電阻；一個(gè)電流源，該電流源包含多個(gè)通過(guò)導(dǎo)電通路串聯(lián)連接的PN結(jié)；一個(gè)供流電阻，其一端與一個(gè)控制閉合電路相連，另一端與PN結(jié)相連，并且PN結(jié)的另一端與第一電源端相連，第一電源端連接到第一電源電壓，供流電阻的另一端通過(guò)一個(gè)阻尼電阻連接到第二電源端，而第二電源端連接到第二電源電壓。
[0020]進(jìn)一步，多個(gè)PN結(jié)包括一個(gè)二極管、一個(gè)晶體管的基極-發(fā)射極結(jié)和一個(gè)第二二極管；第一和第二二極管由集電極和基極短接的晶體管組成。
[0021]進(jìn)一步，連接在第一電壓源和第二電壓源之間的發(fā)射極耦合邏輯電路包括:多級(jí)控制閉合電路，每個(gè)級(jí)別的控制閉合電路包括一對(duì)將各自的發(fā)射極端子連接在一起的晶體管，并且該對(duì)晶體管中一個(gè)用于接收同相輸入，一個(gè)用于接收反相輸入；一對(duì)連接在多級(jí)控制閉合電路和第一電壓源之間的負(fù)載電阻；一個(gè)電流源，該電流源包括一個(gè)電流源電阻和一個(gè)阻尼電阻，阻尼電阻串聯(lián)在晶體管對(duì)中一個(gè)晶體管的發(fā)射極終端和電壓源之間，電流源還包括多個(gè)串聯(lián)到導(dǎo)電通路之間的PN結(jié)，并且導(dǎo)電通路延伸到第一電壓源和電流源電阻與阻尼電阻的公共節(jié)點(diǎn)之間。
[0022]根據(jù)本發(fā)明，發(fā)射極耦合邏輯(ECL)電路包括多個(gè)基本的發(fā)射極耦合的開(kāi)關(guān)，每個(gè)開(kāi)關(guān)代表一個(gè)控制閉合電路，并含有一對(duì)連接在各自平行電流路徑的晶體管。一個(gè)特殊的輸出電路提供相鄰間隔的輸出電壓。
[0023]在首選的實(shí)例中，一對(duì)差分輸入端，每個(gè)輸入端都加到一對(duì)晶體管上，一個(gè)同相輸入送到的每一對(duì)晶體管中的一個(gè)上，而反相輸入送到另一個(gè)晶體管上。
[0024]輸出電路提供的多個(gè)相鄰的輸出。一個(gè)PN結(jié)(較好的晶體管的基極-發(fā)射極結(jié))與負(fù)載電阻串聯(lián)。一個(gè)電壓分壓器與這個(gè)串聯(lián)組合并聯(lián)。輸出可能被設(shè)置在負(fù)載電阻和PN結(jié)之間的串聯(lián)路徑中的一點(diǎn)、分壓器的中間點(diǎn)和分壓器的一個(gè)終端?？梢酝ㄟ^(guò)添加更多的PN結(jié)和分壓器創(chuàng)建額外的輸出。可以通過(guò)連接類似的電路到第二負(fù)載電阻來(lái)產(chǎn)生反相輸出。
[0025]供應(yīng)電流源(Is)包括多個(gè)PN結(jié)(二極管或晶體管的形式)，這些PN結(jié)串聯(lián)到導(dǎo)通路徑，該導(dǎo)通路徑與控制閉合電路并聯(lián)。串聯(lián)的PN結(jié)提供一個(gè)設(shè)定的控制閉合電路并聯(lián)兩端的電壓降，并確保了電源電流在很大程度上與正負(fù)電源電壓之間的電壓變化無(wú)關(guān)。這種設(shè)置可盡量減少所要求的電流源的電壓降，并最大限度地提高正負(fù)電源電壓之間層次的數(shù)量。(如本文所用，術(shù)語(yǔ)“正”和“負(fù)”電源電壓表示兩個(gè)相對(duì)的電源電壓之間的電壓差，其中一個(gè)電源電壓可能為正、負(fù)或以絕對(duì)值接地)。
[0026]在一個(gè)首選的實(shí)例中，一共有4個(gè)控制閉合電路，被應(yīng)用到ECL電路中，該電路僅能夠承受3.3V的電壓差。本發(fā)明并不限于采用3.3V電源供電，而是可應(yīng)用于任何電源電壓。
[0027]本發(fā)明的ECL電路更適合制成一個(gè)集成電路(IC)芯片。
[0028]對(duì)比專利文獻(xiàn):CN1479449A具有數(shù)據(jù)重載功能的發(fā)射極耦合邏輯電路02142231.1
【專利附圖】

【附圖說(shuō)明】:
[0029]圖1所不為Iv基本的CML開(kāi)關(guān)電路圖。
[0030]圖2所示為一個(gè)緩沖的ECL電路圖。
[0031]圖3所示為一個(gè)實(shí)現(xiàn)與和與非功能的常規(guī)的邏輯電路圖。
[0032]圖4所示為一個(gè)包括三個(gè)控制閉合電路的常規(guī)的邏輯電路。
[0033]圖5所示為本發(fā)明的ECL邏輯電路。
【具體實(shí)施方式】:
[0034]圖5所示為本發(fā)明的ECL電路50，該電路包括四個(gè)獨(dú)立的控制閉合電路，正負(fù)電源通路之間相差3.3V。在本實(shí)例中，Vrc接地，Vee設(shè)為-3.3V。這四個(gè)控制閉合電路包括晶體管對(duì)Ql和Q2、Q3和Q4、Q5和Q6以及Q7和Q8。晶體管Q3的集電極連接到晶體管對(duì)Ql和Q2的發(fā)射極；晶體管Q5的集電極連接到晶體管對(duì)Q3和Q4的發(fā)射極。根據(jù)在本領(lǐng)域中公開(kāi)的技術(shù)，晶體管Q2，Q4，Q6和Q8的集電極直接連接到正電源電壓Vrc上，或連接到其他晶體管對(duì)(未畫出)，從而構(gòu)成一個(gè)邏輯電路。例如，晶體管Q2，Q4，Q6和Q8可連接到"FlOOKECL使用指南中”圖2-7所示的一個(gè)八進(jìn)制解碼結(jié)構(gòu)，該技術(shù)在1982年被相機(jī)公司和儀器公司所采用。
[0035]負(fù)載電阻Rl和R2分別連接在Vrc與晶體管Ql和Q2的集電極之間。恒定電流Is由電流源CS提供，電流源CS連接在晶體管Q7和Q8的發(fā)射極與負(fù)電源電壓Vee之間。電阻Rl和R2的阻值一定，從而使得恒定電流Is通過(guò)兩個(gè)電阻的電壓降均為0.5 Φ (約375mV)。電路中各點(diǎn)處的電壓是一個(gè)二極管電壓降(Φ)的倍數(shù)。(每個(gè)單位Φ約等于750mV)。
[0036]差動(dòng)輸入被提供給晶體管對(duì)Ql和Q2，Q3和Q4，Q5和Q6，Q7和Q8的基極終端。特別是，輸入端口 A接到晶體管Ql的基極，而一個(gè)反相輸入A供給晶體管Q2的基極，第二輸入端B供給晶體管Q3的基極，同樣一個(gè)反相輸入端B供給晶體管Q4的基極。
[0037]電流源CS包括二極管Dl和D2，晶體管Q9，電阻RCS、RD和R3。(由于ECL電路50用于IC芯片中，二極管Dl和D2實(shí)際上集電極-基極短接的晶體管)晶體管Q9的發(fā)射極通過(guò)一個(gè)電阻RCS連接到晶體管Q7和Q8的耦合發(fā)射極，基極則通過(guò)一個(gè)電阻R3連接到負(fù)電源電壓VEE。電阻RCS通過(guò)阻尼電阻RD串聯(lián)到VEE。二極管D1、D2和晶體管Q9的組合在電阻RCS和RD的公共結(jié)點(diǎn)上產(chǎn)生一個(gè)-3 Φ的電壓。二極管Dl、D2和晶體管Q9中的每一個(gè)都提供一個(gè)PN結(jié)是正向偏置，并在電路50操作時(shí)僅提供一個(gè)二極管壓降Φ。如圖5所示，二極管D1、D2和晶體管Q9的PN結(jié)串聯(lián)到傳導(dǎo)路徑54，其中傳導(dǎo)路徑54與四個(gè)控制閉合電路并聯(lián)。(由表晶體管對(duì)Q1/Q2，Q3/Q4，Q5/Q6，Q7/Q8表示)。電阻R3用于偏置二極管Dl和D2。
[0038]ECL電路50還包括一個(gè)同相輸出電路51和反相輸出電路52。同相輸出電路51包括一個(gè)晶體管Q10，其基極與晶體管Q2的集電極相連。電阻R5和R6相等，并且并聯(lián)到晶體管QlO的集電極-發(fā)射極通路。電阻R5和R6的公共結(jié)點(diǎn)連接到晶體管Qll的基極。晶體管QlO和Qll的發(fā)射極分別通過(guò)電阻R7和R8連接到負(fù)電源電壓VEE。
[0039]同樣,反相輸出電路52包括一個(gè)晶體管Q12,其基極與晶體管Ql的集電極相連，電阻R9和RlO與晶體管Q12的集電極-發(fā)射極通路并聯(lián)，晶體管Q13的集電極與電阻R9和RlO的公共結(jié)點(diǎn)相連。晶體管Q12和Q13的發(fā)射極分別通過(guò)電阻Rll和R12連接到負(fù)電源電壓Vee。
[0040]如圖5所示，同相輸出A、B、C和D均來(lái)自輸出電路51，如下所述:輸出A連接到晶體管QlO的基極，輸出B連接到電阻R5、R6和晶體管Qll的基極的連接處，輸出C連接到晶體管QlO的發(fā)射極，而輸出D則連接到晶體管Qll的發(fā)射極。同樣在反相輸出電路52中，輸出A連接到晶體管Q12的基極，輸出端B連接到電阻R9和RlO的公共結(jié)點(diǎn)，輸出C連接到晶體管Q12的發(fā)射極，而輸出D則連接到晶體管Q13的發(fā)射極。
[0041]如上所述，電阻Rl和R2的阻值一定，從而使得Rl X Is = 0.5 Φ、R2 X Is = 0.5 Φ。因此，晶體管Ql導(dǎo)通時(shí)，晶體管Q12的基極電壓等于-0.5 Φ，晶體管QlO的基極電壓等于OVο相反，當(dāng)晶體管Ql截止而晶體管Q2打開(kāi)，晶體管Q12的基極電壓為0V,而晶體管QlO的基極電壓等于-0.5Φ。因此，輸出A在OV (高狀態(tài))和-0.5 Φ (低狀態(tài))之間變化。在晶體管QlO的發(fā)射極電壓比基極電壓低1.0 Φ，電阻R5和R6相等，并作為一個(gè)分壓器將正電源電壓和晶體管QlO負(fù)發(fā)射極的之間的電壓分成兩部分。因此，輸出端B的電壓在高狀態(tài)時(shí)等于-0.5 Φ，而在低狀態(tài)時(shí)等于-0.75 Φ。輸出C的電壓是這些值的兩倍即高狀態(tài)為-Φ，低狀態(tài)為-1.5Φ。由于輸出B連接到晶體管Qll的基極，而輸出D連接到晶體管Qll的發(fā)射極，輸出D的電壓比輸出B低一個(gè)二極管壓降。因此，輸出D在其高狀態(tài)-1.5 Φ和低狀態(tài)-1.75 Φ之間變化。表I為同相輸出電路51的高(Vqh)和低(Vql)的輸出匯總。
[0042]表I
[0043]
【權(quán)利要求】
1.一種串聯(lián)門控發(fā)射極耦合邏輯電路，其特征是:連接在第一電源端和第二電源端之間的發(fā)射極耦合邏輯電路包括:多級(jí)控制閉合電路，每個(gè)級(jí)別的控制閉合電路包括一對(duì)將各自的發(fā)射極端子連接在一起的晶體管；一個(gè)連接到控制閉合電路的輸出電路；該輸出電路包括一個(gè)第一負(fù)載電阻和串聯(lián)連接的PN結(jié)，和一個(gè)分壓器，分壓器的端子連接到PN結(jié)，PN結(jié)包含在第一輸出晶體管的終端；輸出電路還包括四個(gè)輸出端子，第一輸出端與第一輸出晶體管的基極相連，第二輸出端與分壓器的中間端子相連，第三輸出端與電壓分壓器的終端相連，而第四輸出端與第二輸出晶體管的發(fā)射極相連；第一輸出端被設(shè)計(jì)來(lái)產(chǎn)生高狀態(tài)(Vra)和低狀態(tài)(Va)之間的電壓變化，其中高狀態(tài)即較高的電源電壓，低狀態(tài)為低于高狀態(tài)二分之一個(gè)二極管壓降(Φ);第二輸出端的作用是產(chǎn)生一個(gè)輸出電壓，該電壓在高狀態(tài)和低狀態(tài)之間變化，其中高狀態(tài)低于較高的電源電壓半個(gè)二極管電壓降(Φ)，而低狀態(tài)比較高的電源電壓低一個(gè)二極管壓降(Φ)的四分之三；第三輸出端的目的是產(chǎn)生一個(gè)輸出電壓，該電壓在高狀態(tài)和低狀態(tài)之間變化，其中高狀態(tài)低于較高的電源電壓一個(gè)二極管電壓降(Φ)，而低狀態(tài)比較高的電源電壓低二分之三個(gè)二極管壓降(Φ);第四輸出端子的目的是產(chǎn)生一個(gè)輸出電壓，該電壓在高狀態(tài)和低狀態(tài)之間變化，其中高狀態(tài)低于較高的電源電壓二分之三個(gè)二極管電壓降(Φ)，而低狀態(tài)比較高的電源電壓低四分之七個(gè)二極管壓降(Φ);輸出電路還包括一個(gè)第二輸出晶體管，第二輸出端被連接到第二輸出晶體管的基極；輸出電路包括一個(gè)同相輸出電路和一個(gè)反相輸出電路。
2.根據(jù)權(quán)利要求1所述的一種串聯(lián)門控發(fā)射極耦合邏輯電路，其特征是:在所述邏輯電路包括四個(gè)控制閉合電路，以及邏輯電路的第一和所述第二電源端被連接到第一電源電壓和第二電源電壓，兩個(gè)電源電壓相差約3.3V。
3.根據(jù)權(quán)利要求1所述的一種串聯(lián)門控發(fā)射極耦合邏輯電路，其特征是:還包括七個(gè)控制閉合電路，第一和 第二電源端被連接到第一電源電壓和第二電源電壓，兩個(gè)電源電壓相差5.2V。
4.根據(jù)權(quán)利要求1所述的一種串聯(lián)門控發(fā)射極耦合邏輯電路，其特征是:在每個(gè)晶體管對(duì)中一個(gè)晶體管用于接收同相輸入，另一個(gè)晶體管用于接收反相輸入。
5.根據(jù)權(quán)利要求1所述的一種串聯(lián)門控發(fā)射極耦合邏輯電路，其特征是:還包括一個(gè)電流源和第二負(fù)載電阻，電流源被用來(lái)提供電流，該電流用于提供負(fù)載電阻二分之一的二極管壓降(Φ);電流源包括一個(gè)供流電阻和一個(gè)串聯(lián)到導(dǎo)電通路中的多PN結(jié)，多PN結(jié)包括一個(gè)二極管和一個(gè)晶體管；電流源連接在多級(jí)控制閉合電路和第二電源端之間；第一和第二負(fù)載電阻被連接在控制閉合電路和第一電源端之間，導(dǎo)電通路則連接在第一電源端和供流電阻終端器之間。
6.根據(jù)權(quán)利要求1所述的一種串聯(lián)門控發(fā)射極耦合邏輯電路，其特征是:第一輸出晶體管的集電極連接到第一電源電壓。
7.根據(jù)權(quán)利要求1所述的一種串聯(lián)門控發(fā)射極耦合邏輯電路，其特征是:連接在第一電源端和第二電源端之間的發(fā)射極耦合邏輯電路包括:多級(jí)控制閉合電路，每個(gè)級(jí)別的控制閉合電路包括一對(duì)將各自的發(fā)射極端子連接在一起的晶體管，并且該對(duì)晶體管中一個(gè)用于接收同相輸入，一個(gè)用于接收反相輸入；一對(duì)連接在多級(jí)控制閉合電路和第一電源端之間的負(fù)載電阻；一個(gè)電流源，該電流源包含多個(gè)通過(guò)導(dǎo)電通路串聯(lián)連接的PN結(jié)；一個(gè)供流電阻，其一端與一個(gè)控制閉合電路相連，另一端與PN結(jié)相連,并且PN結(jié)的另一端與第一電源端相連，第一電源端連接到第一電源電壓，供流電阻的另一端通過(guò)一個(gè)阻尼電阻連接到第二電源端，而第二電源端連接到第二電源電壓。
8.根據(jù)權(quán)利要求1所述的一種串聯(lián)門控發(fā)射極耦合邏輯電路，其特征是:多個(gè)PN結(jié)包括一個(gè)二極管、一個(gè)晶體管的基極-發(fā)射極結(jié)和一個(gè)第二二極管；第一和第二二極管由集電極和基極短接的晶體管組成。
9.根據(jù)權(quán)利要求1所述的一種串聯(lián)門控發(fā)射極耦合邏輯電路，其特征是:連接在第一電壓源和第二電壓源之間的發(fā)射極耦合邏輯電路包括:多級(jí)控制閉合電路，每個(gè)級(jí)別的控制閉合電路包括一對(duì)將各自的發(fā)射極端子連接在一起的晶體管，并且該對(duì)晶體管中一個(gè)用于接收同相輸入，一個(gè)用于接收反相輸入；一對(duì)連接在多級(jí)控制閉合電路和第一電壓源之間的負(fù)載電阻；一個(gè)電流源，該電流源包括一個(gè)電流源電阻和一個(gè)阻尼電阻，阻尼電阻串聯(lián)在晶體管對(duì)中一個(gè)晶體管的發(fā)射極終端和電壓源之間，電流源還包括多個(gè)串聯(lián)到導(dǎo)電通路之間的PN結(jié)，并且導(dǎo) 電通路延伸到第一電壓源和電流源電阻與阻尼電阻的公共節(jié)點(diǎn)之間。
【文檔編號(hào)】H03K19/08GK203813759SQ201320781993
【公開(kāi)日】2014年9月3日 申請(qǐng)日期:2013年11月27日 優(yōu)先權(quán)日:2013年11月27日
【發(fā)明者】不公告發(fā)明人 申請(qǐng)人:蘇州貝克微電子有限公司