專利名稱：邏輯電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明正如名稱所指出的、總地涉及一種邏輯電路。更具體地，本發(fā)明涉及一種用于在低供電電壓下高速操作的邏輯電路。
例如，如在日本公開專利申請No.5-14166中所描述的，近年來已經(jīng)嘗試通過使用電容器在晶體管的柵極及源極之間施加一個高于電源電壓的電壓來增加操作速度。圖31是現(xiàn)有技術(shù)中的一種邏輯電路圖。標(biāo)號3101，3120及3110分別表示邏輯輸入端子、輸出端子及供給Vdd電壓的電源。標(biāo)號3108及3109分別表示一個P溝道FET(場效應(yīng)晶體管)及一個N溝道FET。標(biāo)號3106及3107表示用于供給Vs電壓的偏置電源。標(biāo)號3102及3103表示電容。標(biāo)號3104及3105分別表示一個N溝道FET及一個P溝道FET。
但是圖31中所示的邏輯電路受到以下固有的限制。這就是說，當(dāng)FET3108及3109處于關(guān)斷狀態(tài)時會流過漏電流。此外，在現(xiàn)有技術(shù)中不可能作到足夠地驅(qū)動(即過驅(qū)動)FET3108及3109或通過深反向偏壓偏置其柵極來足夠地關(guān)斷FET3108及3109。因此，根據(jù)現(xiàn)有技術(shù)的邏輯電路產(chǎn)生了大的耗散功率并不能在低電壓下進(jìn)行高速度操作。
根據(jù)本發(fā)明的一個方面，一種邏輯電路包括一個主開關(guān)裝置，用于根據(jù)提供給控制端子的電壓來改變至少兩個端子之間的導(dǎo)電狀態(tài)；及一個電壓轉(zhuǎn)換裝置，用于轉(zhuǎn)換輸入端子上的電壓并將轉(zhuǎn)換后的電壓輸出給控制端子。
在本發(fā)明的一個實(shí)施例中，電壓轉(zhuǎn)換裝置包括電壓發(fā)生裝置及子開關(guān)裝置。
在本發(fā)明的另一個實(shí)施例中，子開關(guān)裝置包括一個SOI(絕緣體上的半導(dǎo)體)結(jié)構(gòu)。
在本發(fā)明的又一實(shí)施例中，電壓發(fā)生裝置包括至少一個電容；一個電池及一個高絕緣材料。
在本發(fā)明的另一實(shí)施例中，電壓轉(zhuǎn)換裝置在第一狀態(tài)時將高于輸入端子上電壓的電壓提供給控制端子，該第一狀態(tài)是主開關(guān)裝置導(dǎo)通時輸入端子的狀態(tài)。
在本發(fā)明的又一實(shí)施例中，電壓轉(zhuǎn)換裝置在第二狀態(tài)是將低于輸入端子上電壓的電壓提供給控制端子，該第二狀態(tài)是主開關(guān)裝置非導(dǎo)通時輸入端子的狀態(tài)。
在本發(fā)明的另一實(shí)施例中，電壓轉(zhuǎn)換裝置在第一狀態(tài)時將高于輸入端子上電壓的電壓提供給控制端子；及該電壓轉(zhuǎn)換裝置在第二狀態(tài)時將低于輸入端子上電壓的電壓提供給控制端子；第一狀態(tài)是主開關(guān)裝置導(dǎo)通時輸入端子的狀態(tài)；而第二狀態(tài)是主開關(guān)裝置非導(dǎo)通時輸入端子的狀態(tài)。
在本發(fā)明的又一實(shí)施例中，電壓轉(zhuǎn)換裝置還包括一個電容，該電容的第一端與輸入端子相連接；及其中子開關(guān)裝置在第一狀態(tài)時將電容的第二端連接到主開關(guān)裝置的控制端子上；以及在不同于第一狀態(tài)的狀態(tài)時將電容的第二端連接到電壓發(fā)生裝置并使主開關(guān)裝置的控制端子接地。
在本發(fā)明的另一實(shí)施例中，電壓轉(zhuǎn)換裝置還包括一個電容，該電容的第一端子與輸入端子相連接；及其中子開關(guān)裝置在第二狀態(tài)時將電容的第二端連接到主開關(guān)裝置的控制端子上；以及在不同于第二狀態(tài)的狀態(tài)時將電容的第一端連接到主開關(guān)裝置的控制端子，并使電容的第二端接地。
在本發(fā)明的又一實(shí)施例中，電壓轉(zhuǎn)換裝置還包括第一電容，該電容的第一端子與輸入端子相連接，及第二電容器，該電容的第一端與輸入端子相連接；及其中子開關(guān)裝置在第一狀態(tài)時將第一電容的第二端接地并將第二電容的第二端連接到主開關(guān)裝置的控制端子上；以及在第二狀態(tài)時將第一電容的第二端連接到開關(guān)裝置的控制端上并將第二電容的第二端連接到電壓發(fā)生裝置上。
在本發(fā)明的另一實(shí)施例中，主開關(guān)裝置包括一個N溝道MOS FET。
在本發(fā)明的又一實(shí)施例中，主開關(guān)裝置包括一個P溝道MOS FET。
在本發(fā)明的另一實(shí)施例中，主開關(guān)裝置包括一個互補(bǔ)型MOS FETS。
根據(jù)本發(fā)明的另一方面，一種邏輯電路包括第一及第二主開關(guān)裝置，用于根據(jù)提供給控制端子的電壓來改變至少兩個端子之間的導(dǎo)電狀態(tài)；第一電壓轉(zhuǎn)換裝置，用于轉(zhuǎn)換輸入端子上的電壓并將轉(zhuǎn)換后的電壓輸出給第一主開關(guān)裝置的控制端子；及第二電壓轉(zhuǎn)換裝置，用于轉(zhuǎn)換輸入端子上的電壓并將轉(zhuǎn)換后的電壓輸出給第二主開關(guān)裝置的控制端子，其中第一電壓轉(zhuǎn)換裝置包括具有第一端及第二端的第一電容，具有第一端及第二端的第二電容，第一子開關(guān)裝置，及第一電壓發(fā)生裝置；第一電容的第一端及第二電容的第一端與輸入端子相連接；第二電壓轉(zhuǎn)換裝置包括具有第一端及第二端的第三電容，具有第一端及第二端的第四電容，第二子開關(guān)裝置，及第二電壓發(fā)生裝置；第三電容的第一端及第四電容的第一端通過一反相器與輸入端子相連接；第一子開關(guān)裝置在第一狀態(tài)時將第一電容的第二端接地及第二電容的第二端與第一主開關(guān)裝置的控制端子相連接；及在第二狀態(tài)時將第一電容的第二端與第一主開關(guān)裝置的控制端子相連接及將第二電容的第二端與第一電壓發(fā)生裝置相連接；及第二子開關(guān)裝置在第二狀態(tài)時將第一電容的第二端接地并將第二電容的第二端子與第一主開關(guān)裝置的控制端子相連接；以及在第一狀態(tài)時將第一電容的第二端與第二主開關(guān)裝置的控制端子相連接并將第二電容的第二端與第二電壓發(fā)生裝置相連接。
因而，這里所描述的本發(fā)明使提供一種邏輯電路的優(yōu)點(diǎn)成為可能，即它能在低電源電壓下高速地操作，并且在其中漏電流(即耗散功率)小。至少由于這些優(yōu)點(diǎn)，根據(jù)本發(fā)明的邏輯電路有助于增加操作速度及減少耗散功率，尤其是用于電池供電的便攜式裝置。
通過對以下參照附圖的詳細(xì)說明的閱讀與理解，對于熟悉本技術(shù)領(lǐng)域的人員來說將會對本發(fā)明的這些及另外的優(yōu)點(diǎn)更加明了。
圖1是根據(jù)本發(fā)明的一個邏輯電路的概圖；圖2A-2C是根據(jù)本發(fā)明邏輯電路第一例的電路圖；圖3是根據(jù)本發(fā)明使用的一個N溝道FET及一個P溝道FET的邏輯電路第一例的電路圖；圖4是表示圖3中的節(jié)點(diǎn)301-304在狀態(tài)I及II時的電壓波形圖；圖5A是用P溝道FET取代圖2中作為主開關(guān)裝置220的N溝道FET的邏輯電路的電路圖；圖5B是根據(jù)本發(fā)明的使用N溝道FET及P溝道FET作為兩個開關(guān)的邏輯電路的電路圖；圖6A-6C是根據(jù)本發(fā)明的邏輯電路的第二例的電路圖；圖7是根據(jù)本發(fā)明的使用N溝道FET及P溝道FET的邏輯電路第二例的電路圖；圖8是圖7中的節(jié)點(diǎn)701-704在狀態(tài)I及II時的電壓波形圖；圖9A-9C是根據(jù)本發(fā)明的邏輯電路第三例的電路圖；圖10是根據(jù)本發(fā)明的使用一個N溝道FET及多個P溝道FET的邏輯電路第三例的電路圖；圖11是圖10中節(jié)點(diǎn)1001-1005在狀態(tài)I及II時的電壓波形圖；圖12是用以取代圖10中所示主開關(guān)裝置1020的電路結(jié)構(gòu)圖；圖13是根據(jù)本發(fā)明的邏輯電路第四例的電路圖；圖14是根據(jù)本發(fā)明的使用FET作為圖13中第四開關(guān)的邏輯電路的電路圖；圖15是根據(jù)本發(fā)明的邏輯電路第五例的電路圖；圖16是根據(jù)本發(fā)明的使用FET作為圖15中第四開關(guān)的邏輯電路的電路圖；圖17是根據(jù)本發(fā)明的邏輯電路第六例的電路圖；圖18是根據(jù)本發(fā)明的邏輯電路第七例的電路圖；圖19是根據(jù)本發(fā)明的邏輯電路第八例的電路圖；圖20是表示一個N溝道MOS FET結(jié)構(gòu)及其等效電路的圖21是表示一個P溝道MOS FET結(jié)構(gòu)及其等效電路的圖；圖22A是表示邏輯電路第一例中一部分的電路圖；圖22B是表示圖22A中所示電路的等效電路的電路圖；圖23是表示一個N溝道晶體管及一個P溝道晶體管且兩者具有SOI結(jié)構(gòu)的結(jié)構(gòu)圖；圖24A是表示一個轉(zhuǎn)移柵型開關(guān)的電路圖；圖24B是表示轉(zhuǎn)移柵開關(guān)的漏極和源極之間的電導(dǎo)率Gon作為源電壓Vs函數(shù)的曲線圖；圖25是當(dāng)源電壓為低時轉(zhuǎn)移柵開關(guān)的漏極和源極之間的電導(dǎo)率Gon作為電源電壓Vs函數(shù)的曲線圖；圖26是表示其絕緣材料是高介電常數(shù)材料的電容的極化強(qiáng)度作為供電電壓函數(shù)的曲線圖；圖27是用作比較的現(xiàn)有技術(shù)中邏輯電路的電路圖；圖28A及28B是分別表示在輸出信號上升沿上的現(xiàn)有技術(shù)邏輯電路的電壓Va及Vc及本發(fā)明邏輯電路的電壓Va及Vc的波形圖；圖28C及28D是分別表示在輸出信號下降沿上的現(xiàn)有技術(shù)邏輯電路的電壓Vb及Vc以及本發(fā)明邏輯電路的電壓Vb及Vc的波形圖；圖29是本發(fā)明邏輯電路的一個電路圖；圖30A是表示在輸出信號上升沿時本發(fā)明邏輯電路電壓Va及Vb的波形圖；圖30B是表示在輸出信號上升沿時現(xiàn)有技術(shù)邏輯電路的主開關(guān)裝置的柵極電壓Vg及輸出電壓Vout的波形圖；圖30C是表示在輸出信號下降沿時本發(fā)明邏輯電路的電壓Va及Vb的波形圖；圖30D是表示在輸出信號下降沿時現(xiàn)有技術(shù)邏輯電路的主開關(guān)裝置柵極電壓Vg及輸出電壓Vout的波形圖；圖31是現(xiàn)有技術(shù)邏輯電路的電路圖。
現(xiàn)在將參照附圖來詳細(xì)描述本發(fā)明，其中自始至終相似的部件用相似的標(biāo)號來表示。在該說明中，V后跟著一個表示帶點(diǎn)的標(biāo)號用于表示該節(jié)點(diǎn)對地的電壓勢差。例如，“電壓V1”表示“節(jié)點(diǎn)1”對地電位的電壓勢差。為了簡要起見，節(jié)點(diǎn)對地電位的電壓勢差被稱為“節(jié)點(diǎn)電壓”。
在該說明中，在理想狀態(tài)中，邏輯低電位(以下稱為“L(低)電平)”等于0V(即地電位)，邏輯高電位(以下稱為“H(高)電平”)等于高于地電位一個電源電壓Vdd的電壓勢差。理想上，邏輯電路的節(jié)點(diǎn)(尤其是輸出節(jié)點(diǎn))應(yīng)該為或是H電平或是L電平，而不應(yīng)為在H電平及L電平之間的一中間電位電平上。但是，在一個實(shí)際邏輯電路中，節(jié)點(diǎn)電壓在一個暫態(tài)中將讀如中間電壓電平。
圖1是根據(jù)本發(fā)明的邏輯電路1的電路圖。該邏輯電路1包括電壓轉(zhuǎn)換器10及一個主開關(guān)裝置20。電壓轉(zhuǎn)換器10根據(jù)節(jié)點(diǎn)11的電壓驅(qū)動主開關(guān)裝置20。
主開關(guān)裝置20是具有節(jié)點(diǎn)21-23的一個有源裝置，并根據(jù)節(jié)點(diǎn)21的電壓改變節(jié)點(diǎn)22及23之間的導(dǎo)電狀態(tài)。在該說明中，開關(guān)裝置導(dǎo)通電流的狀態(tài)被稱為“ON”狀態(tài)，而開關(guān)裝置不導(dǎo)通電流狀態(tài)被稱為“OFF”狀態(tài)。作為主開關(guān)裝置20例如可使用一個FET(場效應(yīng)晶體管)。當(dāng)使用FET作主開關(guān)裝置20時，節(jié)點(diǎn)21、22及23分別對應(yīng)于柵極、漏極及源極。
節(jié)點(diǎn)14上被提供電源電壓Vdd。電阻13將作為邏輯電路輸出端子的節(jié)點(diǎn)12正偏到電源電壓Vdd上。當(dāng)主開關(guān)裝置20為ON狀態(tài)時，節(jié)點(diǎn)12處于L電平。當(dāng)主開關(guān)裝置20為OFF狀態(tài)時，節(jié)點(diǎn)12處于H電平。在圖1中，雖然節(jié)點(diǎn)22被正偏，而節(jié)點(diǎn)23被接地，但其結(jié)構(gòu)并不限制于此。例如，可使用多個開關(guān)裝置連接構(gòu)成的一個轉(zhuǎn)移開關(guān)來作為主開關(guān)裝置20。
電壓轉(zhuǎn)換器10轉(zhuǎn)換節(jié)點(diǎn)11的電壓，然后將轉(zhuǎn)換了的電壓輸出到節(jié)點(diǎn)21上，由此改善主開關(guān)裝置20的特性。這種改進(jìn)包括多個方面增加了開關(guān)速度(即暫態(tài)特性的改善)，及減小了開關(guān)裝置的ON狀態(tài)電阻(即靜態(tài)特性的改善)。根據(jù)本發(fā)明的邏輯電路1中使用的電壓轉(zhuǎn)換器10具有三種類型類型1-3。
在類型1中，節(jié)點(diǎn)11處于L電平(即地電位)，并當(dāng)節(jié)點(diǎn)11處于H電平時(即Vdd電位)，節(jié)點(diǎn)21處于Vdd+Vov1的電壓電平。這里Vdd及Vov1表示正電壓值。因此，在類型1的邏輯電路1中，當(dāng)節(jié)點(diǎn)21處于H電平，即主開關(guān)裝置20為ON狀態(tài)時，主開關(guān)裝置20被過驅(qū)動。換言之，當(dāng)主開關(guān)裝置20為ON狀態(tài)時，作為主開關(guān)裝置20的控制端子的節(jié)點(diǎn)21被供給比Vdd高的電壓。這能夠減小主開關(guān)裝置20的導(dǎo)通時間，并減小主開關(guān)裝置20的導(dǎo)通電阻(即相應(yīng)于ON狀態(tài)時漏極-源極電壓VDS(飽和，sat)的電阻)。最好使用閾值電壓Vt等于0.35V或更大的FET作為類型1邏輯電路中的主開關(guān)裝置。該閾值電壓Vt是當(dāng)漏極電流Id為零時的柵極-源極電壓Vgs，它也被稱為夾斷電壓。
在類型2中，當(dāng)節(jié)點(diǎn)11處于L電平(即地電位)時，節(jié)點(diǎn)21處于Vov2的電平上，及當(dāng)節(jié)點(diǎn)11處于H電平(即Vdd電位)時，節(jié)點(diǎn)21處于Vdd的電壓電平。這里Vov2表示正電壓值。因此，在類型2的邏輯電路1中，當(dāng)節(jié)點(diǎn)21處于L電平、即主開關(guān)裝置20為OFF狀態(tài)時，主開關(guān)裝置20被充分地關(guān)斷。換句話說，當(dāng)主開關(guān)裝置20為OFF狀態(tài)時，作為主開關(guān)裝置20控制端子的節(jié)點(diǎn)21被供給低于地電位的電壓。這可以減小主開關(guān)裝置20的關(guān)斷時間，并增加主開關(guān)裝置20的關(guān)斷電阻。最好使用閾值電壓Vt等于0.35V或更小的FET作為類型2邏輯電路1中的主開關(guān)裝置20。
在類型3中，當(dāng)節(jié)點(diǎn)11處于L電平(即地電位)時，節(jié)點(diǎn)21處于-Vov2的電平上，及當(dāng)節(jié)點(diǎn)11處于H電平(即Vdd電位)時，節(jié)點(diǎn)21處于(Vdd+Vov1)的電壓電平。因此，在類型3的邏輯電路1中，當(dāng)節(jié)點(diǎn)21處于H電平、即主開關(guān)裝置20為ON狀態(tài)時，該主開關(guān)裝置20為驅(qū)動。換言之，作為主開關(guān)裝置20控制端子的節(jié)點(diǎn)21被供給比Vdd高的電壓。這可以減小主開關(guān)裝置20的導(dǎo)通時間，及減小主開關(guān)裝置20導(dǎo)通電阻(即與ON狀態(tài)時漏極-源極電壓VDS(sat)相對應(yīng)的電阻)。
在類型3的邏輯電路1中，當(dāng)節(jié)點(diǎn)21處于L電平，即主開關(guān)裝置20為OFF狀態(tài)時，主開關(guān)裝置20被充分地關(guān)斷。換句話說，當(dāng)主開關(guān)裝置20為OFF狀態(tài)時，作為主開關(guān)裝置20控制端子的節(jié)點(diǎn)21被供給比地電位低的電壓。這可以減小主開關(guān)裝置20的關(guān)斷時間，并增加開關(guān)裝置20的關(guān)斷時間(即相應(yīng)于ON狀態(tài)時的漏極-源極電壓VDS(sat)的電阻)。最好使用閾值電壓Vt等于0.35V或更小的FET作為類型3的邏輯電路1中的主開關(guān)裝置20。
例1圖2A-2C是根據(jù)本發(fā)明邏輯電路第一例的電路圖。該第一例的邏輯電路被歸入上述類型1。
以下將描述圖2A中所示邏輯電路的操作。圖2A中所示的邏輯電路包括一個電壓轉(zhuǎn)換器210及一個主開關(guān)裝置220。節(jié)點(diǎn)211從一外部裝置接收一個輸入信號，由此被設(shè)置在或是H電平或是L電平上。在該說明中，其中主開關(guān)裝置(在該第一例中以標(biāo)號220表示)為OFF的狀態(tài)被稱為“狀態(tài)I”)，及其中主開關(guān)裝置為ON的狀態(tài)被稱為狀態(tài)II。在狀態(tài)II中，電壓轉(zhuǎn)換器210將比供給節(jié)點(diǎn)211的電壓Vdd高的電壓(Vdd+Vov1)輸出給節(jié)點(diǎn)221。其結(jié)果是，改善了主開關(guān)裝置220的特性。使用MOS(金屬氧化物半導(dǎo)體)FET作為主開關(guān)裝置，其節(jié)點(diǎn)221，222及223分別表示柵極、漏極及源極。在包括第一例的所有例中，可使用SOI(絕緣體上的半導(dǎo)體)晶體管，MES(金屬半導(dǎo)體)FET，雙極性晶體管，TFT(薄膜晶體管及類似元件作為主開關(guān)裝置。
電壓轉(zhuǎn)換器210包括開關(guān)S20及S21，電壓發(fā)生器214及電容212。開關(guān)S20及S21可使用多個FET構(gòu)成S20及S21。雖然在第一例中使用電源電壓Vdd作為電壓發(fā)生器214，但被電壓發(fā)生器214供給的電壓并不限于Vdd。雖然在第一例中使用外部電源作為電壓發(fā)生器214，但電壓發(fā)生器214的類型并不限于此。作為該說明中的所有例子上的電壓發(fā)生器，可使用電容、電池及類似物。作為電容、例如電容212及用作電壓發(fā)生器214的電容，出于以下將詳述的原因，最好是使用高介電常數(shù)的材料的電容。
在狀態(tài)I中，開關(guān)S20處于使觸點(diǎn)C1與觸點(diǎn)C2相連接的位置上，而在狀態(tài)II中，開關(guān)S20處于使觸點(diǎn)C1與觸點(diǎn)C3相連接的位置上。在狀態(tài)I中，開關(guān)S21處于使觸點(diǎn)C1與觸點(diǎn)C2相連接的位置上，而在狀態(tài)II中，開關(guān)S21處于使觸點(diǎn)C1與觸點(diǎn)C2不相連接的位置上。圖2A相應(yīng)于狀態(tài)I。圖2B是表示處于狀態(tài)I時的圖2A中所示邏輯電路的等效電路圖。圖2C是表示狀態(tài)II時的圖2A中所示邏輯電路的等效電路圖。
如圖2B中所示，在狀態(tài)I時，節(jié)點(diǎn)211處于L電平。在狀態(tài)I時，與電容212一端相連接的節(jié)點(diǎn)211被接地，而電容212的另一端連接到電壓發(fā)生器214。其結(jié)果是，電容212被電壓發(fā)生器214提供的電壓Vdd充電。在狀態(tài)I時，作為主開關(guān)裝置220柵極的節(jié)點(diǎn)221被接地，由此使主開關(guān)裝置220的柵極中的電荷被放電。其結(jié)果是，主開關(guān)裝置220的關(guān)斷時間被縮短。
如圖2C所示，在狀態(tài)II時，節(jié)點(diǎn)211處于H電平。在狀態(tài)II時，與電容212一端相連接的節(jié)點(diǎn)211被正偏到電源電壓Vdd，而電容212的另一端與節(jié)點(diǎn)221相連接。其結(jié)果是，作為主開關(guān)裝置220的柵極的節(jié)點(diǎn)221被供給(Vdd+Vov1)的電壓。這里，Vov1是一個正電壓并受到電壓發(fā)生器214供給的電壓及主開關(guān)裝置220的柵極-源極電容的支配。最好滿足關(guān)系C212＞＞Cgs，式中C212及Cgs分別為電容212的電容量及主開關(guān)裝置220的柵極-源極電容的電容量。
圖3是根據(jù)本發(fā)明的使用一個N溝道FET及多個P溝道FET的邏輯電路第一例的電路圖。電壓轉(zhuǎn)換器310及主開關(guān)裝置320分別相當(dāng)于電壓轉(zhuǎn)換器210及主開關(guān)裝置220。一個反相器330使供給節(jié)點(diǎn)301的電壓反向并然后輸出給節(jié)點(diǎn)302。換言之，當(dāng)節(jié)點(diǎn)301處于H電平時節(jié)點(diǎn)302處于L電平，而當(dāng)節(jié)點(diǎn)301處于L電平時節(jié)點(diǎn)302處于H電平。電容312及電壓發(fā)生器314分別相當(dāng)于電容212及電壓發(fā)生器214。FET332及334起到開關(guān)S20的作用，而FET336起到開關(guān)S21的作用。主開關(guān)裝置320對應(yīng)于主開關(guān)裝置220，及節(jié)點(diǎn)304，322及323分別相當(dāng)于節(jié)點(diǎn)221，222及223。圖3中所示的邏輯電路以與上面相對圖2A-2C所討論的方式相同方式地操作，所不同的只是當(dāng)節(jié)點(diǎn)301處于H電平時主開關(guān)裝置320為OFF狀態(tài)，而當(dāng)節(jié)點(diǎn)301處于L電平時主開關(guān)裝置320為ON狀態(tài)(即節(jié)點(diǎn)301的邏輯反相)。節(jié)點(diǎn)302相應(yīng)于節(jié)點(diǎn)211。同樣的情況也適用于該說明中的另外例子。因此，使用反相器本身不是本發(fā)明的主要部分，而在預(yù)定相位的電壓轉(zhuǎn)換器中反相器對轉(zhuǎn)換開關(guān)裝置是必須的。因此，對此將省略更詳細(xì)的描述。
圖4是圖3中的節(jié)點(diǎn)301-304處于狀態(tài)I及II時的節(jié)點(diǎn)電壓波形圖。作為主開關(guān)裝置320柵極的節(jié)點(diǎn)304上的電壓在狀態(tài)II時為(Vdd+Vov1)。由于該電壓V304，使主開關(guān)裝置充分地被驅(qū)動。其結(jié)果是，該電路的布局能減少關(guān)斷時間及導(dǎo)通電阻。
這里，漏極電流Id由下式給出，它作為用作主開關(guān)裝置320的N溝道MOS晶體管柵極-源極電壓Vgs的函數(shù)Id＝K(Vgs-Vt)2式中K是一正常數(shù)，Vt是N溝道FET的閾值電壓。在不久之將來，LSI(大規(guī)模集成電路)的工作電壓為了高可靠性及低功耗將變得越來越低。假定電源電壓為1.0V，閾值電壓為0.35V及電壓發(fā)生器314提供電源電壓Vdd。則根據(jù)本發(fā)明的邏輯電路中主開關(guān)裝置320的漏極電流與根據(jù)現(xiàn)有技術(shù)的邏輯電路中的漏極電流的比例如下(1.0+1.0-0.35)2/(1.0-0.35)2＝6.44。
如從上式中清楚看到的，本發(fā)明能使主開關(guān)裝置320的漏極電流增大，由此允許更快地操作。
圖5A是將P溝道FET取代圖2A中作主開關(guān)裝置220的N溝道FET的邏輯電路的電路圖。圖5B是根據(jù)本發(fā)明的使用N溝道FET及P溝道FET作為兩個開關(guān)的邏輯電路的電路圖。電壓轉(zhuǎn)換器510及主開關(guān)裝置520分別相應(yīng)于電壓轉(zhuǎn)換器210及主開關(guān)裝置220。節(jié)點(diǎn)511，521-523分別相應(yīng)于節(jié)點(diǎn)211，221-223。開關(guān)S50及S51，電容512及電壓發(fā)生器514分別相應(yīng)于開關(guān)S20及S21，電容212及電壓發(fā)生器214。電源516通過主開關(guān)裝置520將輸出電壓提供到節(jié)點(diǎn)523上。雖然電壓發(fā)生器514供給與電源516所供電壓Vdd相同的電壓值，但是，該電壓值不限制于Vdd上。
以下描述圖5A中所示的邏輯電路。在狀態(tài)I中，開關(guān)S50處于使觸點(diǎn)C1與觸點(diǎn)C2相連接的位置，而在狀態(tài)II中開關(guān)S50處于使觸點(diǎn)C1與觸點(diǎn)C3相連接的位置。在狀態(tài)I中，開關(guān)S51處于使觸點(diǎn)C1與觸點(diǎn)C2相連接的位置，而在狀態(tài)II中開關(guān)S51處于使觸點(diǎn)C1不與觸點(diǎn)C2相連的位置。在狀態(tài)I中，與節(jié)點(diǎn)S11相連接的電容S12的一端處于H電平，而電容S12的另一端、即與開關(guān)S50的觸點(diǎn)C1相連接的端處于地電位。因此，在狀態(tài)I時，電容S12被充電。另一方面，主開關(guān)裝置520的柵極(即節(jié)點(diǎn)521)被置為H電平。
在狀態(tài)II時，節(jié)點(diǎn)511將降到L電平，電容S12的另一端將與節(jié)點(diǎn)521相連接，其結(jié)果是，節(jié)點(diǎn)521被供給-Vov1的電壓(Vov1一個正電壓)。
在圖5B中，F(xiàn)ET550相應(yīng)于開關(guān)S51，F(xiàn)ET551及552相當(dāng)于開關(guān)S50。一個提供給FET550柵極的信號“D”是由信號D反相獲得的信號。圖5B中所示的邏輯電路是圖3中所示邏輯電路的一個互補(bǔ)電路，它的操作與圖3中的邏輯電路的操作相似。
例2圖6A-6C是根據(jù)本發(fā)明的邏輯電路第二例的電路圖。該第二例的邏輯電路被歸類為上述類型2。
以下來描述圖6A中所示邏輯電路的操作。圖6A中所示邏輯電路包括一個電壓轉(zhuǎn)換器610及一個主開關(guān)裝置620。節(jié)點(diǎn)611從外部裝置接收一個輸入信號，由此被設(shè)置在或是H電平或是L電平上。在狀態(tài)I中，電壓轉(zhuǎn)換器610將低于提供給節(jié)點(diǎn)611的地電位(即0V)的電壓-Vov2輸出給節(jié)點(diǎn)621。其結(jié)果是，改善了主開關(guān)裝置620的特性。使用MOS(金屬氧化物半導(dǎo)體)FET作為主開關(guān)裝置620，其節(jié)點(diǎn)621，622及623分別為柵極，漏極及源極。
電壓轉(zhuǎn)換器610包括開關(guān)S60及S61，以及電容612。開關(guān)S60及S61可使用多個FET來構(gòu)成。雖然在第二例中開關(guān)S60的觸點(diǎn)C3被接地，但提供到開關(guān)S60的觸點(diǎn)C3的電壓值并不限制在此地電位上。但正如將從下述操作中了解的，開關(guān)S60的觸頭C3最好與地相連接。
在狀態(tài)I時，開關(guān)S60處于使觸點(diǎn)C1與觸點(diǎn)C2相連接的位置，而在狀態(tài)II時，開關(guān)S60處于使觸點(diǎn)C1與觸點(diǎn)C3相連接的位置。在狀態(tài)I時，開關(guān)S61處于使觸點(diǎn)C1不與觸點(diǎn)C2相連接的位置，而在狀態(tài)II時，開關(guān)S61處于使觸點(diǎn)C1與觸點(diǎn)C2相接觸的位置。圖6A相應(yīng)于狀態(tài)I。圖6B是表示圖6A中所示邏輯電路在狀態(tài)I時的等效電路圖。圖6C是表示圖6A中所示邏輯電路在狀態(tài)II時的等效電路圖。
如圖6B中所示，在狀態(tài)I時，節(jié)點(diǎn)611處于L電平。在狀態(tài)I時，與電容612一端相連接的節(jié)點(diǎn)611與地相連接，而電容612的另一端與節(jié)點(diǎn)621相連接。其結(jié)果是，作為主開關(guān)裝置620柵極的節(jié)點(diǎn)621被供給電壓-Vov2。這里，Vov2是一正電壓并受到供給節(jié)點(diǎn)611的電壓及主開關(guān)裝置620的柵極-源極電容的支配。最好滿足關(guān)系C621＞＞Cgs，其中C612及Cgs分別為電容612的電容量及主開關(guān)裝置620的柵極-源極電容的電容量。
如圖6C中所示，在狀態(tài)II時，與電容612一端相連接的節(jié)點(diǎn)611處于H電平，而電容612的另一端與地相連接。其結(jié)果是，電容612被與節(jié)點(diǎn)611相連接的外部裝置所提供的電壓Vdd充電。
圖7是根據(jù)本發(fā)明的使用一個N溝道FET及多個P溝道FET的邏輯電路第二例的電路圖。電壓轉(zhuǎn)換器710及主開關(guān)裝置720分別相應(yīng)于電壓轉(zhuǎn)換器610及主開關(guān)裝置620。反相器730將供給節(jié)點(diǎn)701的電壓反相并然后輸出到節(jié)點(diǎn)702。換言之，當(dāng)節(jié)點(diǎn)701處于H電平時節(jié)點(diǎn)702處于L電平，而當(dāng)節(jié)點(diǎn)701處于L電平時節(jié)點(diǎn)702處于H電平。電容712相應(yīng)于電容612。FET732及734起到開關(guān)S60的作用，及FET736起到開關(guān)S61的作用。主開關(guān)裝置720相應(yīng)于主開關(guān)裝置620，其節(jié)點(diǎn)704，722及723分別相應(yīng)于節(jié)點(diǎn)621，622及623。圖7中所示邏輯電路以與相對圖6A-6C所討論的方式相同方式地操作。因此，省略了對它更詳細(xì)的討論。
圖8是表示圖7中節(jié)點(diǎn)701-704在狀態(tài)I及II時的節(jié)點(diǎn)電壓波形圖。作為主開關(guān)裝置720柵極的節(jié)點(diǎn)704在狀態(tài)I時的電壓V704為-Vov2。由于該電壓V704，使主開關(guān)裝置充分地關(guān)斷。其結(jié)果是，該電路布局能減小關(guān)斷時間及增加關(guān)斷電阻。
例3圖9A-9C是根據(jù)本發(fā)明的邏輯電路第三例的電路圖。該第三例邏輯電路被歸類為上述類型3。
以下將描述圖9A中所示的邏輯電路的操作。圖9A中所示的邏輯電路包括一個電壓轉(zhuǎn)換器910及一個主開關(guān)裝置920。節(jié)點(diǎn)911從外部裝置接收一輸入信號，由此被設(shè)置成或是H電平或是L電平。在狀態(tài)I時，電壓轉(zhuǎn)換器910將比供給節(jié)點(diǎn)911的地電位(即0V)低的電壓-Vov2輸出給節(jié)點(diǎn)921。在狀態(tài)II時，電壓轉(zhuǎn)換器910將比供給節(jié)點(diǎn)911的電壓Vdd高的電壓(Vdd+Vov1)輸出給節(jié)點(diǎn)921。其結(jié)果是，改善了主開關(guān)裝置920的特性?？墒褂肕OS(金屬氧化物半導(dǎo)體)FET作為主開關(guān)裝置920，其節(jié)點(diǎn)921，922及923分別為柵極，漏極及源極。
電壓轉(zhuǎn)換器910包括開關(guān)S90及S91，電壓發(fā)生器914，及電容912和913。開關(guān)S90及S91可使用多個FETS的構(gòu)成。雖然在第三實(shí)施例中使用電源電壓Vdd作為電壓發(fā)生器914，但被電壓發(fā)生器914提供的電壓值不限于Vdd。雖然在第三例中使用外部電源作為電壓發(fā)生器914，但電壓發(fā)生器914的類型不限于此。作為電壓發(fā)生器914，例如可使用高介電常數(shù)材料做的電容。
在狀態(tài)I時，開關(guān)S90處于使觸點(diǎn)C1與觸點(diǎn)C2相連接的位置，而在狀態(tài)II時，開關(guān)S90處于使觸點(diǎn)C1與觸點(diǎn)C3相連接的位置。在狀態(tài)I時，開關(guān)S91處于使觸C1與觸點(diǎn)C2相連接的位置，而在狀態(tài)II時，開關(guān)S91處于使觸點(diǎn)C1與觸點(diǎn)C3相接觸的位置。圖9A相應(yīng)于狀態(tài)I。圖9B是表示處于狀態(tài)I時圖9A中所示邏輯電路的等效電路圖。圖9C是表示處于狀態(tài)II時圖9A中所示邏輯電路的等效電路圖。
如圖9B中所示，在狀態(tài)I時，節(jié)點(diǎn)911處于L電平。在狀態(tài)I時，與電容912一端相連接的節(jié)點(diǎn)911與地相連接，而電容912的另一端與電壓發(fā)生器914相連接。其結(jié)果是，該電容912被由電壓發(fā)生器914所提供的電壓Vdd充電。在狀態(tài)I時，作為主開關(guān)裝置920柵極的節(jié)點(diǎn)921通過電容913與地相連接。如在后面將要描述的，電容913在狀態(tài)II中被充電，由此在節(jié)點(diǎn)911及921之間提供電壓Vov2。因此，節(jié)點(diǎn)921的電壓將是-Vov2。這里，Vov2是一正電壓并受到供給節(jié)點(diǎn)911的電壓(即Vdd)及主開關(guān)裝置920的柵極-源極電容量的支配。最好滿足關(guān)系C913＞＞Cgs，其中C913及Cgs分別為電容913的電容量及主開關(guān)裝置920的柵極-源極電容的電容量。
如圖9C中所示，在狀態(tài)II時，節(jié)點(diǎn)911處于H電平。在狀態(tài)II時，與電容913一端相連接的節(jié)點(diǎn)911被正偏到電源電壓Vdd，而電容913的另一端與地相連接。其結(jié)果是，電容913被電源電壓Vdd充電。在狀態(tài)II時，作為主開關(guān)裝置920柵極的節(jié)點(diǎn)921通過電容912與節(jié)點(diǎn)911相連接。電容912如上所述地已在狀態(tài)I時被充電，由此在節(jié)點(diǎn)911及921之間提供電壓Vov1。因此，節(jié)點(diǎn)921的電壓為(Vdd+Vov1)。這里，Vov1是一個正電壓并受到由電壓發(fā)生器914供給的電壓(即Vdd)及主開關(guān)裝置920的柵極-源極電容的支配。最好滿足關(guān)系C912＞＞Cgs，其中C912及Cgs分別為電容912的電容量及主開關(guān)裝置920的柵極-源極電容的電容量。
圖10是根據(jù)本發(fā)明使用N溝道FET及P溝道FET的邏輯電路第三例的電路圖。電壓轉(zhuǎn)換器1010及主開關(guān)裝置1020分別相應(yīng)于電壓轉(zhuǎn)換器910及主開關(guān)裝置920。一個反相器1030將供給節(jié)點(diǎn)1001的電壓反相并然后輸出給節(jié)點(diǎn)1002。換言之，當(dāng)節(jié)點(diǎn)1001處于H電平時節(jié)點(diǎn)1002處于L電平，而當(dāng)節(jié)點(diǎn)1001處于L電平時節(jié)點(diǎn)1002處于H電平。電容1012及1013，及電壓發(fā)生器1014分別相當(dāng)于電容912及913，及電壓發(fā)生器914。FET1032及1034起到開關(guān)S90的作用，及FET1036起到開關(guān)S91的作用。主開關(guān)裝置1020相當(dāng)于主開關(guān)裝置920，及節(jié)點(diǎn)1005，1022及1023分別相應(yīng)于節(jié)點(diǎn)921，922及923。圖10中所示邏輯電路以與上述相對圖9A-9C所討論的方式相同方式地操作。因此，省略了對此更詳細(xì)的說明。
圖11是表示在狀態(tài)I及II時節(jié)點(diǎn)1001-1005的電壓波形圖。作為主開關(guān)裝置1020的柵極的節(jié)點(diǎn)1005的電壓V1005在狀態(tài)I時為-Vov2及在狀態(tài)II時為(Vdd+Vov1)。由于電壓V1005，主開關(guān)裝置1020能被充分地驅(qū)動及充分地關(guān)斷。其結(jié)果是，該電路布局能減小導(dǎo)通時間，關(guān)斷時間及導(dǎo)通電阻，并增加關(guān)斷電阻。
圖12是用于替代圖10中所示主開關(guān)裝置1020的電路結(jié)構(gòu)圖。節(jié)點(diǎn)1205相應(yīng)于節(jié)點(diǎn)1005并從電壓轉(zhuǎn)換器1010接收輸出。節(jié)點(diǎn)1225被正偏到電源電壓Vdd。FET1220及1221交替地導(dǎo)通，由此改變節(jié)點(diǎn)1222的電壓。換言之，當(dāng)節(jié)點(diǎn)1205處于H電平，F(xiàn)ET1220關(guān)斷而FET1221導(dǎo)通，由此使節(jié)點(diǎn)1222變?yōu)長電平。當(dāng)節(jié)點(diǎn)1205處于L電平，F(xiàn)ET1220導(dǎo)通而FET1221關(guān)斷，由此使節(jié)點(diǎn)1222變?yōu)镠電平。該第三例的邏輯電路的電壓轉(zhuǎn)換器在狀態(tài)I時輸出電壓-Vov2(＜0)，而在狀態(tài)II時輸出電壓(Vdd+Vov1)(＞Vdd)，由此使具有圖12所示的互補(bǔ)FET的串聯(lián)連接結(jié)構(gòu)的主開關(guān)裝置充分地被驅(qū)動。
再參照圖9A，假定電壓發(fā)生器914產(chǎn)生電源電壓Vdd，及處于H電平的節(jié)點(diǎn)911的電壓等于供電電壓Vdd。因此，電容912及913被電壓Vdd充電。為了將較高的電壓供給控制端子(即柵極端)，由此過驅(qū)動主開關(guān)裝置，最好由電壓發(fā)生器914發(fā)生的電壓為高值。雖然這里開關(guān)S91的觸點(diǎn)C3與地相連接但也可以使觸點(diǎn)C3設(shè)置在不同的電壓電平上。為了深關(guān)斷主開關(guān)裝置，最好對觸點(diǎn)C3供給低于地電位的電壓電平。
例4圖13是根據(jù)本發(fā)明的邏輯電路第四例的電路圖。該第四例包括以上對于第一例及第二例所討論的電路布局。首先，將在以下描述一個電壓轉(zhuǎn)換器1310及一個FET1331的操作。其中FET1331為OFF的狀態(tài)為狀態(tài)I，而其中FET1331為ON的狀態(tài)被稱為狀態(tài)II。在狀態(tài)I時，開關(guān)1312處于使電容1311與電壓發(fā)生器1313相連接的位置，及開關(guān)1315處于使FET1331的柵極與電源1380相連接的位置。在狀態(tài)II時，開關(guān)1312處于使電容1311與FET1331相連接的位置，及開關(guān)1315處于使FET1331的柵極不與電源1380相連接的位置。其結(jié)果是，在狀態(tài)I時，F(xiàn)ET1331的柵極被供給低于地電位(即0V)的電壓電平。該電壓電平相應(yīng)于在第二例中所討論的電壓-Vov2。
其次，將在以下討論一個電壓轉(zhuǎn)換器1320及一個FET1332的操作。其中FET1332為OFF的狀態(tài)稱為狀態(tài)I，而其中FET1332為ON的狀態(tài)稱為狀態(tài)II。在狀態(tài)I時，開關(guān)1322處于使電容1321與電壓發(fā)生器1323相連接的位置，及開關(guān)1325處于使FET1332的柵極與地相連接的位置。在狀態(tài)II時，開關(guān)1322處于使電容1321與FET1332相連接的位置，及開關(guān)1325處于使FET1332的柵極不與地相連接的位置。其結(jié)果是，在狀態(tài)II時，F(xiàn)ET1332的柵極被供給高于電源電壓Vdd的電壓電平。該電壓電平相應(yīng)于如在第一例中所討論的電壓(Vdd+Vov1)。
在第四例中，使用了提供電源電壓Vdd的電源1380，電壓發(fā)生器1313及1323。電壓發(fā)生器1313及1323例如產(chǎn)生電壓Vdd。可使用電源1380來取代電壓發(fā)生器1313及1323。在該情況下，與電壓發(fā)生器1313的負(fù)電極相連的觸點(diǎn)與地相連接；及與電壓發(fā)生器1323的正電極相連接的觸點(diǎn)與電源1380的正電極相連接。這種電路布局僅需要一種電源(即電源1380)。這同樣適用于在另外例中所討論的根據(jù)本發(fā)明的另外邏輯電路。
當(dāng)節(jié)點(diǎn)1301處于H電平時節(jié)點(diǎn)1390處于L電平，而當(dāng)節(jié)點(diǎn)1301處于L電平時節(jié)點(diǎn)1390處于H電平。換言之，圖13中所示的邏輯電路起到一個反相器的功能。
圖14是根據(jù)本發(fā)明的使用FET作為圖13中四個開關(guān)的邏輯電路圖。FET1412及1414相應(yīng)于開關(guān)1312，及FET1422及1424相應(yīng)于開關(guān)1323。FET1415及1425分別相應(yīng)于開關(guān)1315及1325。圖14中所示邏輯電路以與上述參照圖13討論的方式相同方式地操作。因此，省略了更詳細(xì)的說明。
例5圖15是根據(jù)本發(fā)明的邏輯電路第五例的電路圖。圖15中所示的邏輯電路與圖13的邏輯電路具有類似的結(jié)構(gòu)，不同之處在于用FET1531及1532取代了FET1331及1332，用節(jié)點(diǎn)1501及1502取代了節(jié)點(diǎn)1301。開關(guān)1312，1315，1322及1325其操作與上述對于圖13所討論的方式相同。
假定節(jié)點(diǎn)1502接收輸入信號D，節(jié)點(diǎn)1501接收D作為輸入信號。FET1531及1532同時地導(dǎo)通及關(guān)斷，由此改變節(jié)點(diǎn)1591及1592之間的導(dǎo)電狀態(tài)。例如，當(dāng)節(jié)點(diǎn)1501及1502分別處于L電平及H電平。FET1351及1352為ON狀態(tài)。另一方面，當(dāng)節(jié)點(diǎn)1501及1502分別處于H電平及L電平，F(xiàn)ET1531及1532為OFF狀態(tài)。換言之，在第五例中，根據(jù)本發(fā)明的邏輯電路被應(yīng)用于轉(zhuǎn)移柵開關(guān)。
圖16是根據(jù)本發(fā)明的使用FET作為圖15中四開關(guān)的邏輯電路圖。在圖16中所示的邏輯電路以與參照圖15討論的方式相同方式地操作。因此，省略了更詳細(xì)的說明。
例6圖17是根據(jù)本發(fā)明的邏輯電路第六例的電路圖。在圖17所示的邏輯電路中，使用對于圖10所描述的第三例的電壓轉(zhuǎn)換器1010來驅(qū)動FET1731及1732。當(dāng)節(jié)點(diǎn)1701處于L電平時，節(jié)點(diǎn)1705及1706的電壓分別為(Vdd+Vov1)及-Vov2，由此使節(jié)點(diǎn)1791和1792為導(dǎo)通狀態(tài)。當(dāng)節(jié)點(diǎn)1701處于H電平時，節(jié)點(diǎn)1705及1706的電壓分別為-Vov2及(Vdd+Vov1)，由此使節(jié)點(diǎn)1791和1792為非導(dǎo)通狀態(tài)。
根據(jù)本發(fā)明的第六實(shí)施例，當(dāng)FET1731及1732為OFF狀態(tài)時，節(jié)點(diǎn)1705及1706分別被供給-Vov2及(Vdd+Vov1)。這造成FET的完全關(guān)斷。此外，可使用具有低閾值電壓Vt的FET，結(jié)果使操作電壓降低。
例7圖18是根據(jù)本發(fā)明的邏輯電路第七例的電路圖。圖18中的邏輯電路接收D1及D2作為節(jié)點(diǎn)1801及1802上的輸入，并執(zhí)行NAND操作并將操作結(jié)果輸出給節(jié)點(diǎn)1834。換言之，僅當(dāng)節(jié)點(diǎn)1801及1802均為L電平時，節(jié)點(diǎn)1834才變成H電平。FET1830及1831被圖5B中所示的電壓轉(zhuǎn)換器驅(qū)動。FET1832及1833被圖3中所示的電壓轉(zhuǎn)換器驅(qū)動。其結(jié)果是，驅(qū)動主開關(guān)裝置的能力增高了，由此能在低電壓下更快地操作。
例8圖19是根據(jù)本發(fā)明的邏輯電路第八例的電路圖。以下描述該第八例邏輯電路的操作。當(dāng)節(jié)點(diǎn)1901處于H電平時，F(xiàn)ET1903為ON狀態(tài)，F(xiàn)ET1913為OFF狀態(tài)。因此，F(xiàn)ET1915為ON狀態(tài)而FET1905為OFF狀態(tài)，由此使節(jié)點(diǎn)1931處于L電平。假定電壓發(fā)生器1904產(chǎn)生電壓Vs，電壓源1981提供電源Vdd，及節(jié)點(diǎn)1901被供給電壓Vdd，電容1902就被電壓(Vdd-Vs)充電。供給FET1915柵極的電壓是節(jié)點(diǎn)1901上電壓(即H電平)及由電容1912的充電(描述如下)產(chǎn)生的電壓的總和。
當(dāng)節(jié)點(diǎn)1901處于L電平時，F(xiàn)ET1903為OFF狀態(tài)，F(xiàn)ET1913為ON狀態(tài)。因此，F(xiàn)ET1915為OFF狀態(tài)，而FET1905為ON狀態(tài)，由此使節(jié)點(diǎn)1931處于H電平。假定電壓發(fā)生器1914產(chǎn)生電壓Vs，電壓源1981供給電源電壓Vdd，及節(jié)點(diǎn)1910處于地電位，則電容1902被電壓-Vs充電。供給FET1905柵極的電壓是節(jié)點(diǎn)1901上的電壓(即L電平)及由電容1902充電產(chǎn)生的電壓的總和。
在上述兩情況中，F(xiàn)ET1905及1915中任何ON狀態(tài)的FET的柵極被供給高于Vdd的電壓，F(xiàn)ET1905及1915中任何OFF狀態(tài)FET的柵極被供給低于地電位的電壓。其結(jié)果是，可以改善在低操作電壓下的操作速度。該第八例使用了簡單的電路結(jié)構(gòu)，結(jié)果使集成電路中的芯片面積減小了。
在根據(jù)本發(fā)明的邏輯電路第一例至第八例中，由于下述的原因最好使用SOI FET作為電壓轉(zhuǎn)換器中的FET。圖20是表示一個N溝道MOS FET的結(jié)構(gòu)及其等效電路的圖。圖21是表示一個P溝道MOS FET及其等效電路的圖。一個MOS FET，如圖20及21中所示，在其漏極與后柵極之間及在其源極及后柵極之間具有結(jié)電容Cj及二極管。
圖22A是表示邏輯電路第一例一部分的電路圖，及圖22B是表示圖22A所示電路的等效電路的圖。假定，電容Cc兩端中未標(biāo)小圓點(diǎn)的一端在電容Cc被供給電壓Vdd后被正偏到Vdd。利用結(jié)電容Cj及柵極電容Cg在電荷被重分配后的柵極電壓將被表示在下面。在初始狀態(tài)時的電荷Q＝Vdd Cc等于在電荷重分配后的被電容Cc充入的電荷(Vg-Vdd)Cc及被電容(Cg+2Cj)充入的電荷Vg(Cg+2Cj)的總和，由此得到以下的表達(dá)式VddCc＝(Vg-Vdd)Cc+Vg(Cg+2Cj)對柵極電壓Vg求解，將得到Vg＝2CcVdd/(Cc+Cg+2Cj)。
因此，在Cc＞＞Cg+2Cj的情況下，本發(fā)明的優(yōu)點(diǎn)可得以最大體現(xiàn)。相反地，在Cc＜＜Cg+2Cj的情況下，本發(fā)明的優(yōu)點(diǎn)則不怎么顯著。因而，設(shè)置電路常數(shù)以便最好滿足Cc＞＞Cg+2Cj。結(jié)電容Cj愈小，本發(fā)明的優(yōu)點(diǎn)變得愈顯著。
在Vg＞＞Vdd+Vf的情況下(其中Vf表示正向電壓)，電流流過寄生二極管，由此使電壓Vg被箝在Vg＝Vdd+Vf上。其結(jié)果是，柵極電壓Vg不能被正偏到高于該箝位電壓。
使用具有SOI結(jié)構(gòu)的晶體管來解決上述由結(jié)電容及寄生二極管產(chǎn)生的問題，可最大程度地體現(xiàn)本發(fā)明的優(yōu)點(diǎn)。圖23是表示兩者均具有SOI結(jié)構(gòu)的一個N溝道晶體管及一個P溝道晶體管的結(jié)構(gòu)圖。
以下將詳細(xì)討論根據(jù)本發(fā)明的邏輯電路能夠高速操作的其它原因。通常，一個FET的漏極電流可用下列表達(dá)式表示Id＝β(Vgs-Vt)α式中α＝1.4-2.0，β一常數(shù)，Vgs柵極-源極電壓，Vt閾值電壓。邏輯電路的延遲時間τd被表示如下τd＝γCLVdd/Id＝γCLVdd/(β(Vgs-Vt)α)式中γ一常數(shù)，CL負(fù)載電容量。為簡化起見，假定使用邏輯電路的一個系統(tǒng)的操作速度正比于1/τd，及α＝2，該系統(tǒng)的速度將如下地表示f＝1/τd＝(β/(γCL))+((Vgs/Vdd)2-2Vt(Vgs/Vdd)-(Vt/Vdd)2)，式中Vg＝ηVdd，η＝1+Vov1/Vdd(＞1.0).如果假定(Vt/Vdd)2＜＜1，則有f＝(β/(γCL))+(η2-2Vtη)＝βη(η-2Vt)/(γCL).因此，系統(tǒng)的高操作速度要求大的η及小的Vt。
另一方面，漏電流Idleak被表達(dá)如下Idleak＝λw*10(Vgs-Vt)/s，式中λ一常數(shù)，w晶體管的柵極寬度，及S為約70mV。代入Vgs＝0，得到Idleak＝λw*10(-Vt/s).
正如從上述表達(dá)式中可看出的，小的漏電流Idleak需要大的閾值電壓Vt。
根據(jù)本發(fā)明，電壓轉(zhuǎn)換器使對柵極供給的電壓增大，由此使η變大，并在常規(guī)閾值電壓Vt(即約0.5V)下將提高操作速度。此外，當(dāng)主開關(guān)裝置為OFF狀態(tài)，柵極處于地電位，由此抑制了漏電流。
另外，在第三例中，當(dāng)主開關(guān)裝置為OFF狀態(tài)時，柵極電壓為-Vov2。在該情況下，漏電流Idleak等于λw*10(Vov2-Vt/s)結(jié)果是，-Vov2約為-0.3V，而Vt等于或小于0.3V，由此充分地抑制了漏電流Idleak。這意味著具有低Vt的晶體管可用作主開關(guān)裝置。因而，由于小Vt增大的驅(qū)動電流使裝置過驅(qū)動，因此顯著地體現(xiàn)了根據(jù)本發(fā)明的高操作速度的優(yōu)點(diǎn)。
以下將討論本發(fā)明的邏輯電路應(yīng)用于轉(zhuǎn)移柵型開關(guān)裝置時的本發(fā)明優(yōu)點(diǎn)。圖24A是表示轉(zhuǎn)移柵型開關(guān)的電路圖，及圖24B是表示轉(zhuǎn)移柵開關(guān)的漏極及源極之間導(dǎo)電率Gon作為源電壓Vs函數(shù)的曲線圖。在圖24B中，Vtn及Vtp分別為N溝道FET及P溝道FET的閾值電壓。如圖24A中所示，在轉(zhuǎn)移柵型開關(guān)中，源極及漏極的電壓電平是不固定的。因此，源極電壓可以等于電源電壓Vdd。在此情況下，為了使FET導(dǎo)通，將必須有高于(Vdd+Vt)的電壓。這意味著轉(zhuǎn)移柵需要比常規(guī)邏輯柵高的電壓。圖25是表示當(dāng)源電壓低時轉(zhuǎn)移柵型開關(guān)的漏極和源極之間的導(dǎo)電率Gon作為源極電壓Vs函數(shù)的曲線圖。當(dāng)源極電壓約為1.0V時，兩個互補(bǔ)FETS均不在源極電壓的某一區(qū)域(見圖25中影線區(qū)域)中導(dǎo)通。根據(jù)本發(fā)明的邏輯電路的電壓轉(zhuǎn)換器將高于電源電壓Vdd的電壓輸出到主開關(guān)裝置的柵極，并當(dāng)主開關(guān)裝置的閾值電壓Vt為低時對Vgs提供深度的反向偏置。其結(jié)果是，根據(jù)本發(fā)明可以在低操作電壓下進(jìn)行高速度操作。
在第一至第八例中，可使用具有高介電常數(shù)的材料做的電容作為電壓發(fā)生器及電壓轉(zhuǎn)換器中的電容。圖26是表示電容絕緣材料為高介電常數(shù)材料的電容的極化強(qiáng)度作為供電電壓函數(shù)的曲線圖。使用高介電常數(shù)材料的電容表現(xiàn)出圖26的極化特性。當(dāng)供給使用高介電常數(shù)材料的電容的電壓超過一個矯頑電壓Vc時，將發(fā)生自發(fā)的極化。其結(jié)果是，使用高介電常數(shù)材料的電容在沒有外部電壓源時仍保留一定的電壓。并且，因?yàn)樗慕殡姵?shù)非常的大，小面積便可提供大的電容量。因此，由于電荷重分配引起的電壓降小。將使用高介電常數(shù)材料做的電容應(yīng)用于根據(jù)本發(fā)明的邏輯電路可實(shí)現(xiàn)高效的操作在低電壓下的高速度操作。
以下將對圖14中所示的根據(jù)本發(fā)明的邏輯電路與現(xiàn)有技術(shù)中邏輯電路的比較進(jìn)行討論。圖27是待比較的現(xiàn)有技術(shù)邏輯電路的電路圖。圖28A及28B是分別表示在輸出信號上升沿時現(xiàn)有技術(shù)的邏輯電路的電壓Va及Vc的波形圖及本發(fā)明的邏輯電路的電壓Va及Vc的波形圖。圖28C及28D是分別表示在輸出信號下降沿時的現(xiàn)有技術(shù)邏輯電路的電壓Vb及Vc的波形圖及本發(fā)明的邏輯電路的電壓Vb及Vc的波形圖。在圖28A-28D中，電源電壓Vdd為1.0V。參照圖28A，根據(jù)現(xiàn)有技術(shù)，當(dāng)主開關(guān)裝置為OFF狀態(tài)時，電壓Va比電源電壓Vdd低0.1V。其結(jié)果是，當(dāng)主開關(guān)裝置為OFF狀態(tài)時，流過一漏電流。當(dāng)主開關(guān)裝置為ON狀態(tài)時，Va等于-0.05V。這造成了驅(qū)動能力的不足。在圖28A中，柵極延遲時間為1.2ns。
另一方面，參照圖28B，當(dāng)本明的主開關(guān)裝置為OFF狀態(tài)時，Va等于Vdd。因此，不存在漏電流。另外，當(dāng)主開關(guān)裝置為ON狀態(tài)時，Va等于-0.3V。這意味著本發(fā)明增強(qiáng)了驅(qū)動能力。參照圖28B，柵極延遲時間為0.9ns。
參照圖28C，在現(xiàn)有技術(shù)中，當(dāng)主開關(guān)裝置為OFF狀態(tài)時，Vb等于0.1V，產(chǎn)生了漏電流。當(dāng)主開關(guān)裝置為ON狀態(tài)時Vb比Vdd高出僅0.1V。因此，驅(qū)動功率不充足，柵極延遲時間為1.0ns。
另一方面，參照圖28D，當(dāng)主開關(guān)裝置為OFF狀態(tài)時，Vb等于0V。因此不流過漏電流。Vb比Vdd高0.3V，產(chǎn)生出高驅(qū)動功率。柵極延遲時間等于0.75ns。
現(xiàn)在將討論圖29中所示的根據(jù)本發(fā)明的邏輯電路與現(xiàn)有技術(shù)邏輯電路的比較。作為現(xiàn)有技術(shù)的邏輯電路，使用普通的互補(bǔ)MOS反相器來被比較。使用0.5V電壓作為本發(fā)明的及現(xiàn)有技術(shù)的電源電壓。圖30A是表示在輸出信號上升沿時本發(fā)明邏輯電路的電壓Va及Vb。圖30B是表示在輸出信號上升沿時現(xiàn)有技術(shù)邏輯電路的主開關(guān)裝置的柵極電壓Vg及輸出電壓Vout的波形圖。圖30C是表示在輸出信號下降沿時本發(fā)明邏輯電路的電壓Va及Vb的波形圖。圖30D是表示在輸出信號下降沿時現(xiàn)有技術(shù)邏輯電路的主開關(guān)裝置的柵極電壓及輸出電壓Vout的波形圖。
參照圖30A，當(dāng)主開關(guān)裝置為OFF狀態(tài)時，Va高于Vdd0.5V，由此使主開關(guān)裝置深度地關(guān)斷。Va低于地電位0.3V，由此提高了驅(qū)動能力。柵極延遲時間為1.63ns。另一方面，如圖30B中所示，現(xiàn)有技術(shù)中的柵極延遲時間為5.6ns。
參照圖30C及30D，同是在下降沿時，本發(fā)明的柵極延遲時間比現(xiàn)有技術(shù)的柵極延遲時間小。具體地，本發(fā)明的柵極延遲時間僅為1.88ns，而現(xiàn)有技術(shù)的柵極延遲時間為6.4ns。
正如從上述仿真結(jié)果中清楚看到的，根據(jù)本發(fā)明的邏輯電路能提高操作速度，尤其是在低操作電壓區(qū)域。
在第一至第八例中，未與接收輸入信號節(jié)點(diǎn)相連接的端子可被設(shè)置為不同于電源電壓Vdd及地電位的電壓。例如在圖13中，電壓發(fā)生器1313及1323被設(shè)置為除電源1380以外的電壓。由電壓1313及1323產(chǎn)生的電壓不局限于Vdd。作為變化，電源1380也可用來取代電壓發(fā)生器1313及1323。具體地，與電壓發(fā)生器1313負(fù)電極相連接的觸點(diǎn)可以接地，電壓發(fā)生器1323的正電極可與電源1380的正電極相連接。可以理解，上述電壓電平的修改是在本發(fā)明范圍之內(nèi)的。
在根據(jù)本發(fā)明的邏輯電路中，不同于控制端子的端子(即在FET情況下的漏極或源極)當(dāng)需要時可被正偏。例如，雖然在圖2中，主開關(guān)裝置220的節(jié)點(diǎn)222處于漂浮狀態(tài)，但在實(shí)際電路中節(jié)點(diǎn)222可被正偏到電源電壓Vdd。換一種方式，不將節(jié)點(diǎn)223接地，節(jié)點(diǎn)222及223可用來作輸出端子。
在根據(jù)本發(fā)明的邏輯電路中，包括在電壓轉(zhuǎn)換器中的FET的漏極電壓及源極電壓是相對于晶體管襯底的正向電壓。但當(dāng)電源電壓等于或低于1.0V時，漏極電壓及源極電壓不能引起深度正向偏置。此外，如果每個晶體管的襯底受到控制并使得例如P溝道MOS FET的襯底(即N-Well)處于比電源電壓高的電壓電平上及N溝道MOS FET的襯底(即P-Well)處于比地低的電壓電平時，可避免該正向偏置。并且，使用SOI工藝使襯底漂浮也可避免正向偏置。總地，作為漏極或源極電壓將處于相對晶體管襯底更高的電壓上，當(dāng)構(gòu)成開關(guān)電路的晶體管為OFF狀態(tài)時在漏極與源極之間提供電壓，由此引起了漏極和源極之間的關(guān)斷漏電流。在根據(jù)本發(fā)明的邏輯電路中，使用了作開關(guān)用的晶體管，它們的柵極寬度小。因此，本發(fā)明不會遇到由于關(guān)斷漏電流產(chǎn)生的問題。換一方式是，利用將閾值電壓設(shè)置為高值可避免關(guān)斷漏電流。
在不偏離本發(fā)明的范圍及精神的情況下，對于本技術(shù)領(lǐng)域的熟練技術(shù)人員來說，各種另外的改型是顯然的且是易于作出的。因此，不希望將附設(shè)于此的權(quán)利要求書的范圍被限制在這里所作出的說明上，而應(yīng)可使權(quán)利要求書具有寬的范圍。
權(quán)利要求
1.一種邏輯電路包括主開關(guān)裝置，用于根據(jù)供給一控制端子的電壓來改變至少兩個端子之間的導(dǎo)電狀態(tài)；及電壓轉(zhuǎn)換裝置，用于轉(zhuǎn)換輸入端子上的電壓并將轉(zhuǎn)換了的電壓輸出到控制端子上。
2.根據(jù)權(quán)利要求1所述的邏輯電路，其中電壓轉(zhuǎn)換裝置包括一個電壓發(fā)生裝置及一個子開關(guān)裝置。
3.根據(jù)權(quán)利要求2所述的邏輯電路，其中子開關(guān)裝置包括一個SOI(絕緣體上的半導(dǎo)體)結(jié)構(gòu)。
4.根據(jù)權(quán)利要求3所述的邏輯電路，其中電壓發(fā)生裝置包括至少一個電容、一個電池及一種高介電(常數(shù))材料。
5.根據(jù)權(quán)利要求2所述的邏輯電路，其中電壓轉(zhuǎn)換裝置在第一狀態(tài)時將高于輸入端子電壓的電壓提供給控制端子，該第一狀態(tài)為主開關(guān)裝置導(dǎo)通時的輸入端子狀態(tài)。
6.根據(jù)權(quán)利要求2所述的邏輯電路，其中電壓轉(zhuǎn)換裝置在第二狀態(tài)時將低于輸入端子電壓的電壓提供給控制端子，該第二狀態(tài)為主開關(guān)裝置不導(dǎo)通時的輸入端子狀態(tài)。
7.根據(jù)權(quán)利要求2所述的邏輯電路，其中電壓轉(zhuǎn)換裝置在第一狀態(tài)時將高于輸入端子電壓的電壓提供給控制端子；及該電壓轉(zhuǎn)換裝置在第二狀態(tài)時將低于輸入端子電壓的電壓提供給控制端子；第一狀態(tài)為主開關(guān)裝置導(dǎo)通時的輸入端子狀態(tài)；及第二狀態(tài)為主開關(guān)裝置不導(dǎo)通時的輸入端子狀態(tài)。
8.根據(jù)權(quán)利要求5所述的邏輯電路，其中電壓轉(zhuǎn)換裝置還包括一個電容，該電容的第一端與輸入端子相連接；及其中子開關(guān)裝置在第一狀態(tài)時使電容第二端與主開關(guān)裝置的控制端子相連接；及在不同于第一狀態(tài)的狀態(tài)時使電容第二端與電壓發(fā)生裝置相連接，及使主開關(guān)裝置的控制端子接地。
9.根據(jù)權(quán)利要求6所述的邏輯電路，其中電壓轉(zhuǎn)換裝置還包括一個電容，該電容的第一端子與輸入端子相連接；及其中子開關(guān)裝置在第二狀態(tài)時使電容的第二端與主開關(guān)裝置的控制端子相連接；及在不同于第二狀態(tài)的狀態(tài)時使電容第一端與主開關(guān)裝置的控制端子相連接，并使電容第二端接地。
10.根據(jù)權(quán)利要求7所述的邏輯電路，其中電壓轉(zhuǎn)換裝置還包括第一電容，該電容的第一端與輸入端子相連接；及第二電容，該電容的第一端與輸入端子相連接；及其中子開關(guān)裝置在第一狀態(tài)時使第一電容的第二端接地并使第二電容的第二端與主開關(guān)裝置的控制端子相連接；及在第二狀態(tài)時使第一電容的第二端與主開關(guān)裝置的控制端相連接，及使第二電容的第二端與電壓發(fā)生裝置相連接。
11.根據(jù)權(quán)利要求8所述的邏輯電路，其中主開關(guān)裝置包括一個N溝道MOS FET。
12.根據(jù)權(quán)利要求8所述的邏輯電路，其中主開關(guān)裝置包括一個P溝道MOS FET。
13.根據(jù)權(quán)利要求9所述的邏輯電路，其中主開關(guān)裝置包括一個N溝道MOS FET。
14.根據(jù)權(quán)利要求9所述的邏輯電路，其中主開關(guān)裝置包括一個P溝道MOS FET。
15.根據(jù)權(quán)利要求10所述的邏輯電路，其中主開關(guān)裝置包括一個N溝道MOS FET。
16.根據(jù)權(quán)利要求10所述的邏輯電路，其中主開關(guān)裝置包括一個P溝道MOS FET。
17.根據(jù)權(quán)利要求10所述的邏輯電路，其中主開關(guān)裝置包括一個互補(bǔ)MOS FET。
18.一種邏輯電路包括第一及第二主開關(guān)裝置，用于根據(jù)供給控制端子的電壓來改變至少兩個端子之間的導(dǎo)電狀態(tài)；第一電壓轉(zhuǎn)換裝置，用于轉(zhuǎn)換輸入端子上的電壓并將轉(zhuǎn)換了的電壓輸出到第一主開關(guān)裝置的控制端子；及第二電壓轉(zhuǎn)換裝置，用于轉(zhuǎn)換輸入端子上的電壓并將轉(zhuǎn)換后的電壓輸出給第二主開關(guān)裝置的控制端子，其中第一電壓轉(zhuǎn)換裝置包括具有第一端及第二端的第一電容，具有第一端及第二端的第二電容，第一子開關(guān)裝置，及第一電壓發(fā)生裝置；第一電容的第一端及第二電容的第一端與輸入端子相連接；第二電壓轉(zhuǎn)換裝置包括具有第一端及第二端的第三電容，具有第一端及第二端的第四電容，第二子開關(guān)裝置，及第二電壓發(fā)生裝置；第三電容的第一端及第四電容第一端通過一反相器與輸入端子相連接；第一子開關(guān)裝置在第一狀態(tài)時將第一電容的第二端接地及將第二電容的第二端與第一主開關(guān)裝置的控制端子相連接；及在第二狀態(tài)時將第一電容的第二端與第一主開關(guān)裝置的控制端子相連接及將第二電容的第二端與第一電壓發(fā)生裝置相連接；及第二子開關(guān)裝置在第二狀態(tài)時將第一電容的第二端接地并將第二電容的第二端與第一主開關(guān)裝置的控制端子相連接；及在第一狀態(tài)時將第一電容的第二端與第二主開關(guān)裝置的控制端子相連接并將第二電容的第二端子與第二電壓發(fā)生裝置相連接。
全文摘要
一種邏輯電路包括主開關(guān)裝置，用于根據(jù)供給一控制端子的電壓來改變至少兩個端子之間的導(dǎo)電狀態(tài)；及電壓轉(zhuǎn)換裝置，用于轉(zhuǎn)換輸入端子上的電壓并將轉(zhuǎn)換了的電壓輸出到控制端子上。
文檔編號H03K19/017GK1139317SQ9610493
公開日1997年1月1日 申請日期1996年4月26日 優(yōu)先權(quán)日1995年4月26日
發(fā)明者松澤昭 申請人:松下電器產(chǎn)業(yè)株式會社